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DDR3 （四）
DDR3的FPGA开发原创 2024-07-08 11:08:50 · 836 阅读 · 0 评论 -
DDR3（三）
DDR中的预取与突发原创 2024-07-06 22:13:08 · 2748 阅读 · 0 评论 -
DDR3（二）
本节介绍DDR和DDR2原创 2024-07-05 09:15:51 · 944 阅读 · 0 评论 -
DDR3（一）
SDRAM是DDR3的基础，在学习DDR3之前，我们先来学习一下SDRAM的相关知识。原创 2024-07-03 20:48:22 · 1212 阅读 · 0 评论 -
Vivado MIG ip核使用教程（三）
DDR3 MIG IP核使用原创 2024-04-12 14:25:30 · 1298 阅读 · 0 评论 -
FPGA笔试面试题目记录
FPGA相关笔试面试题目记录原创 2024-04-06 11:51:18 · 973 阅读 · 0 评论 -
Vivado MIG ip核使用教程（一）
Vivado软件中MIG ip核的使用流程原创 2024-02-24 21:14:33 · 2389 阅读 · 0 评论 -
Vivado MIG ip核使用教程（二）
Vivado MIG ip核各接口介绍原创 2024-02-28 17:22:45 · 2265 阅读 · 0 评论 -
FPGA中二进制数的运算
FPGA中二进制数的运算原创 2023-01-06 11:14:12 · 1631 阅读 · 1 评论 -
CRC校验的matlab仿真和verilog实现
CRC校验的matlab仿真和verilog实现原创 2022-11-28 20:09:52 · 1692 阅读 · 0 评论 -
升余弦滤波器的FPGA实现
升余弦滤波器的FPGA实现原创 2022-11-18 16:20:14 · 2335 阅读 · 0 评论 -
从ROM中读取数据时序分析
从rom ip核读取数据时，使用output register对时序的影响原创 2022-11-10 20:35:03 · 2039 阅读 · 0 评论 -
m序列的FPGA实现
反馈移存器产生m序列，FPGA实现原创 2022-11-07 20:46:22 · 808 阅读 · 0 评论 -
使用case语句时会产生锁存器的情况
使用case语句时会产生锁存器的情况原创 2022-07-11 19:49:18 · 632 阅读 · 0 评论 -
FPGA的同步复位与异步复位
fpga中的同步复位和异步复位原创 2022-04-08 19:10:09 · 983 阅读 · 0 评论 -
verilog时钟使能
verilog时钟使能原创 2022-02-14 11:59:45 · 6092 阅读 · 0 评论 -
verilog时钟问题
1.时钟IP核分频也有精度，当输入时钟和输出时钟频率不是整数倍的时候，可能会有误差。如：用时钟IP核，输入时钟是50MHz，输出时钟是25.6MHz，输出频率的周期会有0.001ns的误差，但是误差极小，不影响使用2.仿真精度最大到0.001ns3.时钟IP核可以分出MHz的信号，小频率的用计数器分，当不是整数倍的时候会有误差4.ROM IP核给的时钟是系统时钟，IP核把这个当作基准时钟，换其他时钟也可以5.一个工程里的always块尽量用同一个时钟来驱动，一个系统里基本保持一个统一的系统时钟 这原创 2022-02-13 20:16:58 · 2507 阅读 · 0 评论 -
Vivado将output定义为reg时遇到的问题
Vivado将output定义为reg时遇到的问题原创 2021-11-22 21:03:23 · 6411 阅读 · 0 评论 -
verilog用计数器写一个分频模块
将100MHz的系统时钟分频为10kHz和0.5Hz原创 2021-10-19 19:04:55 · 3480 阅读 · 0 评论 -
verilog中的阻塞和非阻塞赋值
verilog阻塞和非阻塞赋值语句原创 2021-10-16 17:13:33 · 6002 阅读 · 0 评论 -
Verilog变量声明
介绍Verilog中wire和reg变量的使用原创 2021-10-01 11:17:22 · 2745 阅读 · 0 评论 -
如何写Verilog仿真文件
testbench的编写原创 2021-10-01 10:26:28 · 8890 阅读 · 1 评论 -
Verilog基础
Verilog基础包含：wire、always、output、input、时间刻度尺原创 2021-09-30 22:06:14 · 645 阅读 · 0 评论