用阻塞赋值还是非阻塞赋值？

已于 2025-02-08 16:49:02 修改
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分类专栏： Verilog HDL 文章标签： fpga开发
于 2023-06-09 09:31:02 首次发布
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本文链接：https://blog.csdn.net/weixin_45628662/article/details/131120341
文章讲述了在Verilog编程中如何防止冒险竞争现象，强调了时序电路应使用非阻塞赋值，组合逻辑使用阻塞赋值，同一always块中不应混合使用两种赋值方式，并提示使用$strobe显示非阻塞赋值变量的值。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

       错误的使用阻塞赋值和非阻塞赋值会导致综合布线后的仿真中出现冒险竞争现象，在编写Verilog代码时注意以下几点，可以很好的避免冒险竞争现象。

  1.  时序电路建模时，用非阻塞赋值。
  2. 锁存器电路建模时，用非阻塞赋值。
  3. 用always块建立组合逻辑模型时，用阻塞赋值。
  4. 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。
  5. 在同一个always块中不要即用非阻塞赋值又用阻塞赋值。
  6. 不要在一个以上的always块中为同一个变量赋值。
  7. 用$strobe  系统任务来显示用非阻塞赋值的变量值。
  8. 在赋值时不要使用#0延迟。       

参考书籍：《Verilog数字系统设计》----夏宇闻

为什么always 时序逻辑块中多用非阻塞赋值，always 组合逻辑块中多用阻塞赋值
weixin_49118247的博客
02-18 1138
在Verilog中，`always`块中的赋值方式（阻塞赋值 `=` 和非阻塞赋值 `<=`）的选择与逻辑类型（时序逻辑或组合逻辑）密切相关。| **特性** | **阻塞赋值 (`=`)** | **非阻塞赋值 (`<=`)** |在这个例子中，`y`和`z`的值会立即根据输入信号`a`、`b`和`c`的变化而更新。在这个例子中，`q1`和`q2`会在时钟上升沿同时更新为`d1`和`d2`的值。
verilog阻塞非阻塞赋值在always语句
科技室的博客
10-08 566
测试文件 module zuseorno( input clk, input rst_n, output reg a, output reg b, output reg c, output reg d, output reg aa, output reg bb, output reg cc, output reg dd ); always @(posedge clk or negedge rst_n)begin if(rst_n == 'b0)begi
14.9-时序和组合的混合逻辑——使用非阻塞赋值
qq_21952195的博客
01-04 981
解决使用非阻塞赋值的环境问题
阻塞赋值和非阻塞赋值
最新发布
weixin_54447126的博客
06-06 251
该代码分析表明：在时钟上升沿时，阻塞赋值xc=xa立即执行，而非阻塞赋值xi<=xc在时钟周期末尾生效。因此xi获取的是上一周期的xa值，相当于延迟一拍。建议统一使用非阻塞赋值（<=）以避免时序问题，如示例中xd和xj的处理方式，能正确传递当前周期的xa值。混合使用阻塞/非阻塞赋值会导致信号传输不一致。
Verilog HDL——时序组合逻辑电路与阻塞，非阻塞赋值
qq_43328751的博客
05-28 8451
转自https://blog.csdn.net/chief_cf/article/details/52373831 相信很多刚开始学习Verilog的童鞋对阻塞、非阻塞赋值理解得不是很明白，或者说是一头雾水。确实，Verilog中阻塞、非阻塞一直就是一个难点，很多具备很久开发经验的工程师仍是不得要领，在分析代码，看仿真时还是迷迷糊糊。我自己在学习语法的时候感觉理解了，但是在自己写代码，看仿真时仍然会出现不理解的波形，所以，就从头开始再看了遍语法。 阻塞赋值 阻塞赋值，顾名思义，即在一个always块中，后面
14.8-组合逻辑建模时应使用阻塞赋值
qq_21952195的博客
01-04 851
解决组合逻辑建模使用阻塞语句
阻塞赋值和非阻塞赋值详解
qq_44588164的博客
04-08 1162
按照标准，上例中两个always块是并行执行的，若复位信号已经从０变为１，无论哪个always块的有效沿先到，两个always块中的非阻塞赋值都在赋值时刻计算RHS表达式，在结束时刻更新LHS表达式，因此无论哪个always块的时钟沿先到达， y1 ＝１，y2 ＝０。阻塞赋值的执行可以认为是只有一个步骤的操作，所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是在前一句赋值语句结束后才开始执行的。５、在同一个always块中不要既用非阻塞赋值又用阻塞赋值。
Verilog阻塞与非阻塞赋值的区别
08-05
在上面的代码中，我们使用非阻塞赋值来实现一个冒泡排序算法，但是仿真结果却不是我们所期望的结果。原因是非阻塞赋值的特点，它将赋值操作调度到事件队列中等待执行，而不是立即执行。这就导致了不确定性。 为了...
阻塞赋值与非阻塞赋值的区别
08-27
总结来说，理解和正确使用阻塞赋值与非阻塞赋值是硬件设计中的关键，它们决定了代码所描述的电路行为是否符合实际需求。在编写Verilog或VHDL代码时，根据逻辑功能选择合适的赋值类型，可以有效提高设计的准确性和...
Verilog中阻塞赋值和非阻塞赋值的正确使用
07-26
在Verilog的设计中，正确使用阻塞赋值（ Blocking Assignment）和非阻塞赋值（Non-blocking Assignment）是至关重要的。这两种赋值方式对硬件的时序行为和功能仿真有直接影响，因此了解它们的区别和正确的使用场合...
关于verilog阻塞赋值与非阻塞赋值的一些浅见
08-10
end，这个示例中，我们使用$display与$strobe显示任务来观察阻塞赋值与非阻塞赋值的差异。最后显示 x1=0;x2=1;。 六、结论 verilog阻塞赋值与非阻塞赋值是两种不同的赋值方式。阻塞赋值计算完RHS立即更新左值，而...
FPGA中阻塞赋值与非阻塞赋值原理实验 fpga开发.pdf
04-22
步骤二：使用非阻塞赋值描述全加器，同理依然是再次交换语句执行顺序实现对比，具体实现如下图所示。使⽤非阻塞方式时，再次交换语句执行顺序，综合后实现的逻辑电路上图所示，两者之间并无差距，因此交换语句的前后...
always块
u010398493的专栏
06-01 919
1. 非阻塞赋值不能用于“assign”持续赋值中，一般只出现在“initial”和“always”等过程块中，对reg型变量进行赋值。像assign out 2. 当用“always”块来描述组合逻辑时，既可以用阻塞赋值，也可以采用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值，虽然同时使用这两种赋值方式在综合时并不一定会出错。 3. 在向函
阻塞与非阻塞
Yuanzhi的博客
07-30 1528
阻塞赋值与非阻塞赋值： 1.符号 阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）； 2.Verilog模块编程的8个原则： (1) 时序电路建模时，用非阻塞赋值。 (2) 锁存器电路建模时，用非阻塞赋值。 (3) 用always块建立组合逻辑模型时，用阻塞赋值。 (4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。 (5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。 (6) 不要在一个以上的always块中为同一个变量赋值。 (7) 用$strob
Verilog中的阻塞赋值与非阻塞赋值
weixin_43192377的博客
10-12 2351
在学习verilog的时候，阻塞赋值与非阻塞赋值一直都是困扰我们的一个难题。 大家通常都会听到一个说法：简单来说就是组合逻辑用阻塞赋值，时序逻辑用非阻塞式赋值。这样的做法一般是不会出错的，尤其在如今数字电路规模越来越大的情况下，遵循这一规则往往是比较好的做法。如果仅仅理解到了这一步，那就是知其然但不知其所以然了。 下面讲一些我个人对于赋值的一些拙见，欢迎大佬们批评指正。 首先，我们先要搞懂阻塞和非阻塞的含义。 阻塞与非阻塞其实是软件中的概念，阻塞是指该条语句或进程是在整个流程中的某一步，必须执行完这一步才
IC学习笔记16——阻塞赋值和非阻塞赋值
qq_32100199的博客
06-04 2459
非阻塞赋值用于时序逻辑，阻塞赋值是用于组合逻辑
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Jackiezhang1993的博客
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阻塞（blocking）赋值方式（如 b=a） ①赋值语句立即执行，执行完毕后才执行下一条语句（即为阻塞的含义，依次顺序执行）； ②b的值在赋值语句执行完后立即改变。 非阻塞（Non_blocking）赋值方式（如 b&lt;=a） ①语句执行到此时，先计算“&lt;=”右侧a的值，但不立即赋值给b； ②always块结束后才完成此次赋值操作； ③这是时序逻辑模块最常用的赋值方法。 ...
Verilog基础语法（11）之阻塞与非阻塞赋值
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05-09 2145
阻塞赋值在一个always块中，后面的语句会受到前语句的影响，具体来说，在同一个always中，一条阻塞赋值语句如果没有执行结束，那么该语句后面的语句就不能被执行，即被“阻塞”。在一个过程块内多个阻塞赋值语句是顺序执行的。一条非阻塞赋值语句的执行是不会阻塞下一条语句的执行，也就是说在本条非阻塞赋值语句执行完毕前，下一条语句也可开始执行。非阻塞赋值语句在过程块结束时才完成赋值操作。在一个过程块内的多个非阻塞赋值语句是并行执行的。在Verilog HDL语言中，信号有两种赋值方式，即阻塞赋值和非阻塞赋值。
verilog阻塞非阻塞赋值在always语句中的表现
a523272685的博客
09-02 1万+
verilog阻塞非阻塞赋值在always语句中的表现 通常书上说组合逻辑要用阻塞赋值，时序逻辑要用非阻塞赋值，但偏偏有些人写代码喜欢在组合逻辑里边用非阻塞，时序逻辑里边用阻塞，有时还混用，看的让人头大，今天我就专门写个博客记录一下这个阻塞非阻塞在组合逻辑和时序逻辑中的效果，以后我头大的时候还能回来看看。。。 不多bb，直接放代码和仿真图 测试文件 module test( input c...
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