weixin_48518726的博客

意味着所有 Metal1 与 Metal2 层间的过孔（via12 ）必须位于 Metal1 和 Metal2 层首选布线轨道的交点处，且所有 Metal2 与 Metal3 层间的过孔（via23 ）必须位于 Metal2 和 Metal3 层首选布线轨道的交点处。“在网格（grid）上” 的导线意味着导线的中心位于首选布线轨道上。“在网格（grid）上” 的过孔意味着过孔的中心位于首选布线轨道的交点处。：指定所有导线都必须位于首选和非首选布线轨道上，但过孔可以偏离首选和非首选布线轨道。

dbQuery -areas [get_db $vpp_g1_wire .rect] -objType inst 出来的是一个指针，后面跟着*BTSV_PAD_POWER_VPP*可以直接匹配需要的object。vdd_box是inst C6层的pin shape，此举目的就是在C6的同坐标位置，添加K1的pin shape，并存在db中去。的主要作用是将列表的所有元素合并为一个字符串，元素之间用指定的分隔符隔开。MOVE中的dx dy表示将box的x坐标加dx，y坐标加dy。

8.对时钟门控单元（ICG）的时钟引脚（clock pin ）设置插入延迟（insertion delay ），但需要注意，这样设置后，时钟树（clock tree ）只能延伸到 ICG 的时钟引脚，从 ICG 输出到后续寄存器的时钟引脚（Clock pin ）这一段不再去balance。所以，需要在 ICG 的输出端定义时钟，并将 ICG 和其后连接的寄存器放置在一起。但很多时候由于时钟结构上有很多的mux，即各种时钟切来切去，为了让工具做出更好的时钟树质量，会采用分段长tree的方法来做，

解释：对cell OAI32D2BWP...类的cell的左侧赋予OAI32D2BWP_L的DRC_rule,即OAI32D2BWP_L的左侧与EDFQD2BWP_R的右侧的距离不能超过0.096。更换VT类型及size cell：ecoChangeCell -inst $inst_name（更换前的inst的name） -cell $cell (更换后的cell的base name)15.插入buf的方法：ecoAddRepeater -net *** -loc {} -cell ***

时钟门控单元的 CK pin 就是这种情况，时钟信号通过该 pin 进入门控单元，然后根据门控信号的状态决定是否将时钟信号传递到下一级。获取某条timing path上所有的timing point的pin的名称，根据pin的名字可以找到对应的inst name。-line：指定cut line的坐标，需注意，line中的横坐标或者纵坐标需有一个相同，line中不是一个box，而是一条线。这个命令可以检查timing library的完整性，查看是否忘记定义一些参数，通常在load design之后使用。

消除由于report_narrow_channel去除marker的命令。8.get_db 得到pin的load或者driver cell的名字。10.检查tie cell的fanout及distance。14.如何根据via的名字得到via的横向个数与纵向个数。设置cts长tree时，inv之间的距离。调整漏电与动态功耗的优化权重（7.join和expr配合计算和。4.设置cell的状态。11.将小数变为百分数。

8.placeInst和addInst的区别在于 placeInst的对象是已在fp区域的inst，而addInst则是未在fp区域的inst。-number_of_sets/-set_to_set_distance：即为stripe和stripe之间的pitch。9.报告出CTS后clock tree上的inverter和buffer的数量。加入PG stripe的命令，-uda是table。-polygon：偶数个坐标指定create的区域。2.删除线和孔的命令可以用。出来的是四个点的坐标。