Logisim实验--华科计算机组成原理(保姆级教程) 头歌-32位MIPS CPU设计实验-单总线CPU-定长指令周期-3级时序

分享一些心得与经历ヾ(＾∇＾)

MIPS指令译码器设计

对于知道原理的同学们只需要跟着下述连电路就行。

定长指令周期---时序发生器FSM设计

将表格 [1.单总线MIPS三级时序产生器逻辑自动生成(2020-4-1).xlsx] 单总线MIPS三级时序产生器逻辑自动生成当中，最左侧的状态转换表填完完成，就是我们实现状态机设计，所对应的真值表，这个表我们只需要填写现态，为十进制的现态值，以及十进制的次态值就可以了，其中现态二进制s3-s0的值，与次态n3-n0的值会自动生成
填写完成如下表

通过表格触发器输出函数，自动生成逻辑表达式，复制我圈起来部分的内容，将其粘贴到logisim当中

点击logisim当中的时序发生器状态机（定长指令周期），然后点击分析组合逻辑电路

将在文件中复制的逻辑表达式，按照n3-n0的顺序，粘贴到下图当中，全部输入之后，点击生成电路,

例如先复制N3的逻辑表达式：

~S3&S2&S1&S0+S3&~S2&~S1&~S0+S3&~S2&~S1&S0+S3&~S2&S1&~S0

重复上述操作用四个逻辑表达式都完成自动电路的生成。

这里对于一些人对表格的填写或着其他操作的不方便，直接给出了N3~N0的逻辑表达式：

N3: ~S3&S2&S1&S0+S3&~S2&~S1&~S0+S3&~S2&~S1&S0+S3&~S2&S1&~S0
N2: ~S3&~S2&S1&S0+~S3&S2&~S1&~S0+~S3&S2&~S1&S0+~S3&S2&S1&~S0
N1: ~S3&~S2&~S1&S0+~S3&~S2&S1&~S0+~S3&S2&~S1&S0+~S3&S2&S1&~S0+S3&~S2&~S1&S0+S3&~S2&S1&~S0
N0: ~S3&~S2&~S1&~S0+~S3&~S2&S1&~S0+~S3&S2&~S1&~S0+~S3&S2&S1&~S0+S3&~S2&~S1&~S0+S3&~S2&S1&~S0

定长指令周期--时序发生器输出函数设计

据当前输入的现态输出Mif，Mcal，Mex，以及T1到T4的节拍电位，与状态机用同样的方法填写，填写同一个表格当中的输出函数表，填好这个表之后，通过输出函数自动生成，表中可以自动获取我们的Mif，Mcal，Mex，T1到T4的逻辑表达式了，帮相应的逻辑表达式复制之后，开始运行

了解实际产生器原理，得出每个时期内Mif，Mcal，Mex在不同周期内数值的变化情况
根据上一步的数值的变化，将文件表中的输出函数真值表填写完成

将表填写完成之后，将其自动生成函数输入进logisim

（对于填表有困难的同学，下面给出我的对应的逻辑表达式）

Mif: ~S3&~S2&~S1&~S0+~S3&~S2&~S1&S0+~S3&~S2&S1&~S0+~S3&~S2&S1&S0
Mcal: ~S3&S2&~S1&~S0+~S3&S2&~S1&S0+~S3&S2&S1&~S0+~S3&S2&S1&S0
Mex: S3&~S2&~S1&~S0+S3&~S2&~S1&S0+S3&~S2&S1&~S0+S3&~S2&S1&S0
T1: ~S3&~S2&~S1&~S0+~S3&S2&~S1&~S0+S3&~S2&~S1&~S0
T2: ~S3&~S2&~S1&S0+~S3&S2&~S1&S0+S3&~S2&~S1&S0
T3: ~S3&~S2&S1&~S0+~S3&S2&S1&~S0+S3&~S2&S1&~S0
T4: ~S3&~S2&S1&S0+~S3&S2&S1&S0+S3&~S2&S1&S0

这里上一关一样，依次将逻辑表达式自动生成电路。

硬布线控制器组合逻辑单元

在实现了指令译码逻辑、时序发生器主要功能部件后，进一步设计实现控制器核心模块硬布线控制器组合逻辑单元, 列出所有微操作信号的产生条件，填写下面的excel表格，自动生成逻辑表达式，然后再Logisim中自动生成电路。

信号产生条件：

因为表格里没有add，所以将两个红色部分的表格填写在stl中，如下。

（想粗略得快速检查可以比对一下最右列的蓝色数字，虽然一样也还是可能有误）

将生成的表达式复制进logisim,生成电路（跟之前一样）

（对于填表有困难的同学，下面给出我的对应的逻辑表达式）

PCout: Mif&T1+Mex&T1&BEQ
DRout: Mif&T4+Mex&T3&LW
Zout: Mif&T3+Mex&T1&LW+Mex&T1&SW+Mex&T3&BEQ&EQUAL+Mex&T3&SLT+Mex&T3&ADDI
Rout: Mcal&T1&LW+Mcal&T1&SW+Mcal&T1&BEQ+Mcal&T2&BEQ+Mex&T1&SLT+Mex&T1&ADDI+Mex&T2&SW+Mex&T2&SLT
IR(I)out: Mcal&T2&LW+Mcal&T2&SW+Mex&T2&ADDI
IR(A)out: Mex&T2&BEQ
DREout:	Mex&T3&SW
PCin: Mif&T3+Mex&T3&BEQ&EQUAL
ARin: Mif&T1+Mex&T1&LW+Mex&T1&SW
DREin: Mif&T3+Mex&T2&LW
DRin: Mex&T2&SW
Xin: Mif&T1+Mcal&T1&LW+Mcal&T1&SW+Mcal&T1&BEQ+Mex&T1&BEQ+Mex&T1&SLT+Mex&T1&ADDI
Rin: Mex&T3&LW+Mex&T3&SLT+Mex&T3&ADDI
IRin: Mif&T4
PSWin: Mcal&T2&BEQ
Rs/Rt: Mcal&T2&BEQ+Mex&T2&SW+Mex&T2&SLT
RegDst:	Mex&T3&SLT
Add: Mcal&T2&LW+Mcal&T2&SW+Mex&T2&BEQ+Mex&T2&ADDI
Add4: Mif&T2
Slt: Mex&T2&SLT
READ: Mif&T3+Mex&T2&LW
WRITE: Mex&T3&SW

定长指令周期--硬布线控制器设计

根据下图连线

指令信号没用到，CLK接的位置如下，状态寄存器的要变成下降沿；

定长指令周期---单总线CPU设计

（这里其实直接交上一关的结果都能过）

根据题意加载数据集sort-5.hex

为了运行更快一点，设置一下时钟频率为最大，

再按Ctrl+k运行电路，

最后指令数会停在251，并且内容的前8个数是6~0和-1的补码，并按倒序排序好了。

通关源码获取

通过网盘分享的文件：实验四 单总线MIPS CPU设计实验-数据文件
链接: https://pan.baidu.com/s/1IOD1bI2jqMKMz7XiEs1zSg 提取码: 0515 
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