为什么寄存器和内存访问带宽差这么多？

最新推荐文章于 2024-05-28 17:37:21 发布
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分类专栏： 现代操作系统
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本文链接：https://blog.csdn.net/yapian8/article/details/43528415
本文探讨了寄存器与内存访问带宽差异的三个主要原因：距离、硬件设计和工作方式的不同。距离虽然不是主要因素，但内存较远导致更长的读取时间。硬件设计上，寄存器采用高性能但高成本的设计，而内存设计注重成本和能耗。工作方式上，寄存器的读取步骤简单，而内存需经过复杂的寻址和数据传输过程。为弥补这一差距，硬件设计师通过缓存和优化工作流程来提高效率。

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原因一：距离不同

距离不是主要因素，但是最好懂，所以放在最前面说。内存离CPU比较远，所以要耗费更长的时间读取。

以3GHz的CPU为例，电流每秒钟可以振荡30亿次，每次耗时大约为0.33纳秒。光在1纳秒的时间内，可以前进30厘米。也就是说，在CPU的一个时钟周期内，光可以前进

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一个简单的内存读写带宽测试程序
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之前有写文章介绍了 mbw（https://blog.csdn.net/engrossment/article/details/88314722）以及 lmbench（https://blog.csdn.net/engrossment/article/details/83830363）。其中 mbw 的只是简单使用了 memcpy 系统调用进行测试，而 lmbench 里面的 bw_mem、str...
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文章来源：点击打开链接 原因一：距离不同 距离不是主要因素，但是最好懂，所以放在最前面说。内存离CPU比较远，所以要耗费更长的时间读取。 以3GHz的CPU为例，电流每秒钟可以振荡30亿次，每次耗时大约为0.33纳秒。光在1纳秒的时间内，可以前进30厘米。也就是说，在CPU的一个时钟周期内，光可以前进10厘米。因此，如果内存距离CPU超过5厘米，就不可能在一个时钟周期内完成数据的
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X86处理器构架 一般概念 中央处理单元（CPU）组成部件： 寄存器、时钟、控制单元、算术逻辑单元 总线类型： 数据总线、控制总线、地址总线、*I/O总线 指令执行周期： 取指、译码、执行 （如用到存储器操作数，则还需要取操作数、存操作数） 访问存储器要比寄存器花费更多的时间的原因： 内存常处于CPU之外，对访问请求响应慢一些，而寄存器硬连接在CPU之内 主要三种操作模式： 保护模式、实地址模式、...
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yuyin86的专栏
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寄存器 和 存储器
墨鱼菜鸡
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weixin_34764432的博客
03-28 1298
前言 这一章主要的内容和C++编程可能是没有什么关系，主要是硬件的一些问题。 内存层次 对于性能的讨论最终都会落在内存以及使用内存上面。算法的复杂性主要取决于使用的内存的大小和类型，我们现在所面临的问题就是计算很快速但是访问很慢。 在一般的计算机内存层次中有五个层级：寄存器、L1(芯片内缓存)、L2(芯片外缓存)、主存(以各种变体出现的随机访问器：DRAM、SDRAM、RAMBUS、SyncLink等)和磁盘存储器。现在大多数的硬盘都是两个内存组成，一个小而快、一个大而慢。 内存访问的趋势是依赖访问时间和
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register：这个关键字请求编译器尽可能的将变量存在CPU内部寄存器中，而不是通过内存寻址访问，以提高效率。注意是尽可能，不是绝对。 一、皇帝身边的小太监—-寄存器 不知道什么是寄存器？那见过太监没有？没有？其实我也没有。没见过不要紧，见过就麻烦大了。^_^，大家都看过古装戏，那些皇帝们要阅读奏章的时候，大臣总是先将奏章交给皇帝旁边的小太监，小太监呢再交给皇帝同志处理。这个小太监只是
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寄存器 不知道什么是寄存器？那见过太监没有？大家应该都看过古装戏，那些皇帝们要阅读奏章的时候，大臣总是先将奏章交给皇帝身边的小太监，小太监呢再交给皇帝同志进行处理。这个小太监只是个中转站，并无别的功能。 好，那我们再联想到我们的CPU。CPU不就是我们的皇帝同志么？大臣就相当于我们的内存，数据从他这拿出来。那个小太监就是我们的寄存器了（这里先不考虑CPU的高速缓存区）。数据从内存里拿出来先放到寄存器，然后CPU再从寄存器里读取数据来进行处理，处理完后同样把数据通过寄存器存放到内存里，CPU不直接和内存打交道
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介绍 寄存器 最靠近 CPU 的控制单元和逻辑计算单元的存储器，就是寄存器了，它使用的材料速度也是最快的，因此价格也是最贵的，那么数量不能很多。 存储器的数量通常在几十到几百之间，每个寄存器可以用来存储一定的字节(byte)的数据。比如： 32 位 CPU 中大多数寄存器可以存储 4 个字节; 64 位 CPU 中大多数寄存器可以存储 8 个字节。 寄存器的访问速度非常快，一般要求在半个 CPU 时钟周期内完成读写，CPU 时钟周期跟 CPU 主频息息相关，比如 2 GHz 主频的 CPU，那么它
在TMS320C6670多核浮点SoC上配置DDR3内存支持时，应如何设置DDR3 PLL相关控制寄存器以优化内存访问性能？
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参考资源链接：[TMS320C6670多核浮点SoC架构与开发指南](https://wenku.csdn.net/doc/abrx2z2dr8?utm_source=wenku_answer2doc_content) 为了在TMS320C6670多核浮点SoC上优化DDR3内存访问性能，你需要深入了解DDR3 PLL的配置及其对系统性能的影响。根据《TMS320C6670多核浮点SoC架构与开发指南》中提供的信息，首先需要访问DDR3 PLL相关的控制寄存器，如DDR3PLLCTL1和PASSPLLC，以便于正确配置DDR3内存参数，这包括时钟频率、时序参数和电压设置等。 在配置过程中，需要考虑以下几个关键步骤： 1. 确定DDR3内存的时钟频率要求，并据此设置DDR3 PLL控制寄存器，以确保时钟源的稳定性和精确性。 2. 根据内存的数据手册和规格书，调整时序参数，包括tRCD、tRP、tRAS和tRC等，以达到最佳的内存访问延迟和吞吐量。 3. 通过软件工具或者直接访问硬件寄存器，对DDR3 PLL进行校准，保证内存操作的稳定性和可靠性。 4. 利用性能分析工具监控内存访问的实时性能，包括带宽、延迟和错误率等指标，以便进一步调优。 优化DDR3内存访问性能不仅仅在于寄存器的设置，还包括软件层面的内存分配策略和算法优化，例如使用缓存友好的数据结构、减少内存碎片、提高缓存命中率等。此外，由于TMS320C6670是多核SoC，还需考虑多核之间的内存访问协同和同步，以避免竞争条件和提高整体系统的并行处理能力。 鉴于TMS320C6670的高性能和复杂性，建议开发者参考《TMS320C6670多核浮点SoC架构与开发指南》中的详细指南和示例，以确保正确配置并充分利用DDR3内存的潜力，从而实现最佳的系统性能。 参考资源链接：[TMS320C6670多核浮点SoC架构与开发指南](https://wenku.csdn.net/doc/abrx2z2dr8?utm_source=wenku_answer2doc_content)
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