UART例程

原创 已于 2025-04-02 21:00:58 修改 · 343 阅读 · 1 ·
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于 2025-03-31 21:54:35 首次发布

以下代码可实现基于UART串口通信协议的数据收发，包含top模块，UART_RX,UART_TX三个模块。具体的功能实现请查看代码注释 

TOP模块：输入输出端口包含基本的时钟信号与复位信号，以及用于UART的RXD与TXD，收发信号有LED灯展现

module top
(
	input		wire  		clk             ,
	input  	    wire		rst             ,
	output	    wire		tx              ,
	input		wire		rx   	        , 
	output      reg  [7:0]	led		
);


wire [7:0] 		tx_data          	;//发送的数据
wire			done   				;//使能信号

//UART_TX主要包含三个变量：tx_data发送的数据；ready：完成标志；tx_data_vld：使能信号
uart_tx inst_tx( 
    .clk					(clk)		,
    .rst					(rst)		,
    .tx_data                (tx_data)	,
    .tx_data_vld		    (done)		,
    .ready     		        (1'b1)		,
    .tx                     (tx)
);
//UART_RX主要包含两个变量：rx_data接收的数据；tx_data_vld：完成标志
uart_rx inst_rx( 
    .clk					(clk)       ,
    .rst					(rst)       ,
    .rx					    (rx)        ,
    .rx_data_vld		    (done)      ,
    .rx_data                (tx_data)
);

always @(posedge clk or posedge rst) begin
	if(rst) begin
		led <= 8'b1111_1111;
	end else begin	
		if(done)
			led <= tx_data;
		else
			led <= led;
	end
end

endmodule

UART_RX模块：用于接收数据 

module uart_rx( 
    input				clk,
    input				rst,
    input               rx,
    output           rx_data_vld,
    output   [7:0]	 rx_data            
);								 


parameter   MAX_BPS = 115200;
parameter   CLOCK = 50_000_000;
parameter   MAX_1bit = CLOCK/MAX_BPS;
parameter   CHECK_BIT = "None";//无校验位

//定义状态机
localparam  IDLE   = 'b0001,
            START  = 'b0010,
            DATA   = 'b0100,
            CHECK  = 'b1000;

reg 	[3:0]	cstate     	;
reg	    [3:0]	nstate     	;
//状态转换标志    
wire			IDLE_START;
wire    		START_DATA;
wire    		DATA_IDLE;
wire    		DATA_CHECK;
wire    		CHECK_IDLE;
//波特率计数器 
reg	[8:0]	    cnt_baud	   	;
wire			add_cnt_baud	;
wire			end_cnt_baud	;
//比特位计数器 
reg	[2:0]	    cnt_bit	   	;
wire			add_cnt_bit	;
wire			end_cnt_bit	;
    
reg	[3:0]	bit_max;
 
reg	[7:0]	rx_temp;
reg			rx_check;
wire		check_val; 
//打两拍 
reg			rx_r1;
reg			rx_r2;
wire		rx_nege;
 
//下降沿检测
always @(posedge clk or posedge rst) begin
	if (rst) begin
		rx_r1 <= 1;
		rx_r2 <= 1;
		end
	else begin
		rx_r1 <= rx;
		rx_r2 <= rx_r1;
		end
	end
 
assign rx_nege = ~rx_r1 && rx_r2;
 
//
always @(posedge clk or posedge rst)begin 
	if(rst)begin
		cnt_baud <= 'd0;
		end 
	else if(add_cnt_baud)begin 
		if(end_cnt_baud)begin 
			cnt_baud <= 'd0;
			end
		else begin 
			cnt_baud <= cnt_baud + 1'd1;
			end 
		end
	end 
    
assign add_cnt_baud = cstate != IDLE;
assign end_cnt_baud = add_cnt_baud && cnt_baud == MAX_1bit - 1'd1;
    
//
always @(posedge clk or posedge rst)begin 
	if(rst)begin
		cnt_bit <= 'd0;
		end 
	else if(add_cnt_bit)begin 
		if(end_cnt_bit)begin 
			cnt_bit <= 'd0;
			end
		else begin 
			cnt_bit <= cnt_bit + 1'd1;
			end 
		end
	end 
    
assign add_cnt_bit = end_cnt_baud;
assign end_cnt_bit = add_cnt_bit && cnt_bit == bit_max -1'd1;
    
//定义每个状态字节数，根据UART串口通信协议
always @(*)begin 
	case (cstate)
		IDLE :bit_max = 'd0;
		START:bit_max = 'd1;
		DATA :bit_max = 'd8;
		CHECK:bit_max = 'd1;
		default: bit_max = 'd0;
	endcase
end
//定义状态转换标志
assign IDLE_START = (cstate == IDLE) && rx_nege;
assign START_DATA = (cstate == START) && end_cnt_bit;
assign DATA_IDLE = (cstate == DATA) && end_cnt_bit && CHECK_BIT == "None";
assign DATA_CHECK = (cstate == DATA) && end_cnt_bit;
assign CHECK_IDLE = (cstate == CHECK) && end_cnt_bit;

//
always @(posedge clk or posedge rst)begin 
	if(rst)begin
		cstate <= IDLE;
		end 
	else begin 
		cstate <= nstate;
		end 
	end
    
//
always @(*) begin
	case(cstate)
		IDLE  :begin
			if (IDLE_START) begin
				nstate = START;
				end
			else begin
				nstate = cstate;
				end
			end
		START :begin
			if (START_DATA) begin
				nstate = DATA;
				end
			else begin
				nstate = cstate;
				end
			end
		DATA  :begin
			if (DATA_IDLE) begin
				nstate = IDLE;
				end
			else if (DATA_CHECK) begin
				nstate = CHECK;
				end
			else begin
				nstate = cstate;
				end
			end
		CHECK:begin
			if (CHECK_IDLE) begin
				nstate = IDLE;
				end
			else begin
				nstate = cstate;
				end
			end
		default : nstate = IDLE;
	endcase
end

//校验位处理
always @(posedge clk or posedge rst) begin
	if (rst) begin
		rx_check <= 0;
		end
	else if (cstate == CHECK && cnt_baud == MAX_1bit >>1) begin
		rx_check <= rx_r1;
		end
	end

assign check_val = (CHECK_BIT == "Odd") ? ~^rx_temp : ^rx_temp;
//数据储存
always @(posedge clk or posedge rst) begin
	if (rst) begin
		rx_temp <= 0;
		end
	else if (cstate == DATA && cnt_baud == MAX_1bit >> 1) begin
		rx_temp[cnt_bit] <= rx_r1;
	end else begin
		rx_temp <= rx_temp;
	end
end
assign rx_data = rx_temp;
assign rx_data_vld  = (CHECK_BIT == "None") ? DATA_IDLE
                          :(CHECK_IDLE && (check_val == rx_check)) ? 1
                          : 0;
    
endmodule


module uart_tx( 
    input					clk			,
    input					rst			,
    input       [7:0]   	tx_data 	,
    input               	tx_data_vld	,
    output  wire        	ready   	,
    output  reg         	tx              
);								 

parameter   MAX_BPS = 115200;//波特率
parameter   CLOCK = 50_000_000;//时钟频率
parameter   MAX_1bit = CLOCK/MAX_BPS;// 计算每一位传输所需的时钟周期数
parameter   CHECK_BIT = "None";//校验位mode
//定义状态机
localparam  IDLE   = 'b00001,
            START  = 'b00010,
            DATA   = 'b00100,
            CHECK  = 'b01000,
            STOP   = 'b10000;
				
reg 	[4:0]		cstate     		;
reg		[4:0]		nstate     		;
//状态机跳转标志    
wire				IDLE_START;
wire 				START_DATA;
wire 				DATA_CHECK;
wire 				CHECK_STOP;
wire				STOP_IDLE;

reg	[8:0]			cnt_baud	   	;
wire				add_cnt_baud	;
wire				end_cnt_baud	;

reg	[2:0]		    cnt_bit	   		;
wire				add_cnt_bit		;
wire				end_cnt_bit		;
 
reg 	[3:0]   	bit_max			;
reg  	[7:0]   	tx_data_r		;
    
wire				check_val		;
    
//波特率计数器
always @(posedge clk or posedge rst)begin 
	if(rst)begin
		cnt_baud <= 'd0;
		end 
   else if(add_cnt_baud)begin 
      if(end_cnt_baud)begin 
			cnt_baud <= 'd0;
         end
      else begin 
         cnt_baud <= cnt_baud + 1'd1;
         end 
      end
   end 
    
assign add_cnt_baud = cstate != IDLE;
assign end_cnt_baud = add_cnt_baud && cnt_baud == MAX_1bit - 1'd1;
    
//数据位计数器
always @(posedge clk or posedge rst)begin 
   if(rst)begin
		cnt_bit <= 'd0;
		end 
	else if(add_cnt_bit)begin 
		if(end_cnt_bit)begin 
			cnt_bit <= 'd0;
			end
		else begin 
			cnt_bit <= cnt_bit + 1'd1;
			end 
		end
	end 
    
assign add_cnt_bit = end_cnt_baud;
assign end_cnt_bit = add_cnt_bit && cnt_bit == bit_max -1'd1;
    
//数据位定义
always @(*)begin 
	case (cstate)
		IDLE :bit_max = 'd0;
		START:bit_max = 'd1;
		DATA :bit_max = 'd8;
		CHECK:bit_max = 'd1;
		STOP :bit_max = 'd1;
		default: bit_max = 'd0;
	endcase
end
//状态跳转条件
assign IDLE_START = (cstate == IDLE) && tx_data_vld;
assign START_DATA = (cstate == START) && end_cnt_bit;
assign DATA_STOP = (cstate == DATA) && end_cnt_bit && CHECK_BIT == "None";
assign DATA_CHECK = (cstate == DATA) && end_cnt_bit;
assign CHECK_STOP = (cstate ==CHECK) && end_cnt_bit;
assign STOP_IDLE = (cstate == STOP) && end_cnt_bit;

//状态机转换
always @(posedge clk or posedge rst)begin 
   if(rst)begin
		cstate <= IDLE;
		end 
   else begin 
		cstate <= nstate;
	end 
end
    
//FSM
always @(*) begin
	case(cstate)
		IDLE  :begin
			if (IDLE_START) begin
				nstate = START;
				end
			else begin
				nstate = cstate;
				end
			end
		START :begin
			if (START_DATA) begin
				nstate = DATA;
				end
			else begin
				nstate = cstate;
				end
			end
		DATA  :begin
			if (DATA_CHECK) begin
				nstate = CHECK;
					end
			else if (DATA_STOP) begin
				nstate = STOP;
				end
			else begin
				nstate = cstate;
				end
		end
		CHECK :begin
			if (CHECK_STOP) begin
				nstate = STOP;
				end
			else begin
				nstate = cstate;
				end
			end
		STOP  :begin
			if (STOP_IDLE) begin
				nstate = IDLE;
				end
			else begin
				nstate = cstate;
				end
			end
		default : nstate = cstate;
	endcase
end

//数据位寄存
always @(posedge clk or posedge rst) begin
	if (rst) begin
		tx_data_r <= 'd0;
		end
	else if (tx_data_vld) begin
		tx_data_r <= tx_data;
		end
	else begin
		tx_data_r <= tx_data_r;
		end
end
//校验位奇偶校验    
assign check_val = (CHECK_BIT == "Odd") ? ~^tx_data_r : ^tx_data_r;
    
//发送数据
always @(*)begin 
	case (cstate)
		IDLE : tx = 1'b1;
		START: tx = 1'b0;
		DATA : tx = tx_data_r[cnt_bit];
		CHECK: tx = check_val;
		STOP : tx = 1'b1;
	default: tx = 1'b1;
	endcase
end            

//空闲状态
assign ready = cstate == IDLE;
     
endmodule

TIPS:波特率为115200,数据收发过程中需要用到串口助手。

UART协议基本介绍：

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*********************************************************************************/#include #include #include "DEC6713.h"#include "uartn.h"#include /****************************************
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一个基于FPGA的verilog语言编写的uart通讯源代码。
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主题包含三个模块uart_top.c,test_uart.c,uart_trans.c module uart_top( clk, rst, txd ); input clk, rst; output txd; wire clk_i; clock cloc...
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串口全称叫做串行接口，串行接口指的是数据一个一个的按顺序传输，通信线路简单。使用两条线即可. 实现双向通信，一条用于发送，一条用于接收。串口通信距离远，但是速度相对会低，串口是一种很常用的工业接口。 关于串口的基础知识以及通行原理、通行数据格式等之类的问题。串口（UART）在嵌入式 Linux 系统中常作为系统的标准输入、输出设备，系统运行过程产生的打印信息通过串口输出；同理，串口也作为系统的标准输入设备，用户通过串口与 Linux 系统进行交互。 更加详细介绍说明读者可自行查阅相关资料。
关于STM8的uart例程
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stm8的uart例程，不带库的，对uart进行初始化，向串口发送数据
基于 esp-idf 的 UART 应用例程解读
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1 UART Echo 应用例程解读 此示例演示了“ESP32 如何通过 UART 接口将接收到的数据回传给对端设备”。主要突出 uart_write_bytes() 和 uart_read_bytes() 这两个 API 用法。 #include <stdio.h>　　　　　　　　　//C 语言头文件 #include "freertos/FreeRTOS.h"　　　//FreeRTOS 系统文件 #include "freertos/task.h"　　　　　//创建任务 #include
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MSPM0L1306例程学习-UART部分(2)
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【瑞萨RA_FSP】UART 编程实战
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若使用了 R_SCI_UART_Write() 来发送数据， 在数据发送完成之后会导致 uart_send_complete_flag 这个标志位被置位， 因此程序在调用 R_SCI_UART_Write 函数之后需要等待 uart_send_complete_flag 标志位被置位， 然后将该标志位清零。FSP 配置并生成代码之后，首先需要使用 R_SCI_UART_Open 函数打开 SCI4 UART 模块， 我们把这层调用封装为一个 Debug_UART4_Init 函数，如下所示。
ti6678 uart例程
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ti6678是一款中央处理器芯片，具有强大的功能和广泛的应用场景。它可以通过UART（通用异步收发传输）接口与其他设备进行通信。在使用ti6678的UART例程时，需要首先设置UART的参数，包括波特率、数据位、停止位和校验位等。然后可以通过UART发送和接收数据，实现与其他设备的通信。 在ti6678上使用UART例程时，需要了解硬件的UART接口配置和引脚连接情况，确保与外部设备的连接正确。接着，编写相应的软件程序，包括初始化UART接口、设置通信参数、发送和接收数据等功能。在编写程序时需要注意处理数据传输时的错误和超时情况，确保通信的稳定和可靠。 除此之外，还需要考虑UART通信的协议问题，如数据帧的起始位、停止位和校验位的处理，确保通信的准确性和完整性。在实际应用中，还可以根据具体的场景，添加数据缓冲、流控制和错误处理等功能，以提高通信的效率和可靠性。 总的来说，ti6678的UART例程是在该芯片上实现与其他设备通信的重要功能模块，需要在硬件配置和软件编程上进行充分的理解和掌握，以保证通信的稳定和可靠。
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