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LLM优化RTL代码：在时序逻辑面前栽了跟头？—— 一项基于变形策略的实证研究

论文标题：Rethinking LLM-Based RTL Code Optimization Via Timing Logic Metamorphosis

arXiv:2507.16808 [pdf, html, other]
Rethinking LLM-Based RTL Code Optimization Via Timing Logic Metamorphosis
Zhihao Xu, Bixin Li, Lulu Wang
Comments: 13pages with 9 pictures and 2 tables
Subjects: Software Engineering (cs.SE); Artificial Intelligence (cs.AI)

一段话总结：

本文针对LLM-Based RTL代码优化方法在复杂时序逻辑处理中的效果展开研究，提出了包含逻辑操作优化、数据路径优化、时序控制流优化、时钟域优化四个子集的新基准，并引入变形方法（生成语义等价但更复杂的突变RTL代码）进行系统评估。实验发现，LLM在逻辑操作和数据路径优化上表现优异，甚至优于编译器方法，但在复杂时序逻辑（尤其是时序控制流和时钟域优化）上表现不及编译器方法，主要归因于LLM对时序逻辑理解的不足。

研究背景：RTL优化的“困境”与LLM的“登场”

在数字电路设计中，RTL（寄存器传输级）代码优化就像给电路“瘦身塑形”——既要提升性能，又要降低功耗，是设计早期的关键步骤。但长久以来，这个过程一直面临两难：传统方法高度依赖资深工程师的经验，就像手工缝制高定服装，耗时且容易出错；而编译器（如yosys）虽能自动化处理，却像批量生产的模板，对复杂设计的优化效果有限，也难以利用综合反馈改进代码。

这时，大语言模型（LLMs）如GPT-4、Claude等“登场”了。它们能基于自然语言描述生成优化代码，比如在多路选择器（Mux）优化中，LLM会把条件比较操作提前，减少计算器、加法器等的冗余计算，比传统编译器更灵活。但问题来了：LLM在处理带复杂时序逻辑的RTL代码时，还能保持这种优势吗？比如涉及时钟域切换、时序控制流的场景，LLM是否能理解“什么时候执行”和“执行什么”同样重要？这正是这项研究要解答的核心问题。

主要作者及单位信息

本文作者包括Zhihao Xu、Bixin Li（IEEE会员，通讯作者）、Lulu Wang，均来自东南大学计算机科学与工程学院。

创新点：用“变形术”测试LLM的“火眼金睛”

这项研究的最大亮点，是提出了一套“时序逻辑变形评估法”，就像给代码“穿马甲”，用更复杂但功能不变的形式，考验LLM的优化能力。具体来说：

• 新基准的构建：首次将RTL优化分为四个核心维度——逻辑操作、数据路径、时序控制流、时钟域优化，覆盖了FPGA厂商指南、EDA工具文档中的关键场景，让评估更全面。
• 变形策略的设计：为每个维度设计“突变代码”生成方法，这些代码与原代码语义等价，但时序逻辑更复杂。例如，在时序控制流优化中，将直接的状态跳转（如S₁→S₂）扩展为多步跳转（S₁→S₁A→S₁B→S₂），测试LLM能否识别冗余并简化。
• 核心评估思路：如果LLM真的理解代码语义，那么它对原代码和突变代码的优化效果应该一致。通过对比两者的优化结果，就能看出LLM在复杂时序逻辑面前的“真实水平”。

研究方法：一步步拆解“变形测试”

这项研究的方法可以简化为三个步骤，像做一场“代码优化挑战赛”：

1. 搭建“赛道”（构建基准）
   从现有基准和GitHub收集RTL代码，由专家筛选出54个逻辑操作案例、27个数据路径案例、40个时序控制流案例和32个时钟域案例，组成四大“赛道”。

2. 制造“干扰项”（生成突变代码）
   针对每个赛道设计“变形术”：

   • 逻辑操作：用布尔代数定律改写表达式，比如把(a&b)|(a&c)变成嵌套的“与或非”组合，增加复杂度；
   • 数据路径：插入冗余条件分支（如“永远为真”的判断），或把简单Mux改成嵌套结构；
   • 时序控制流：拆分有限状态机的状态，增加中间过渡状态；
   • 时钟域：将单一时钟域拆分为多个同步时钟域，插入同步器。

3. “参赛选手”与“评分标准”
   让LLM（GPT-4、Claude-3.7-sonnet）、LLM辅助工具（RTLRewriter）和传统编译器（yosys）分别优化原代码和突变代码，通过“ wires（连线数）、cells（逻辑单元数）、area（面积）、delay（延迟）、power（功耗）”五个指标打分，以yosys的结果为基准进行归一化对比。

主要贡献：明确LLM的“长板”与“短板”

这项研究最有价值的发现，是清晰勾勒出了LLM在RTL优化中的能力边界：

• 长板：逻辑操作与数据路径优化
  在逻辑操作优化中，LLM（如Claude-3.7-sonnet）对原代码和突变代码的优化效果稳定，wires和cells数保持在基准的1.00x，而yosys在突变代码上的表现暴跌（wires达4.67x）。
  在数据路径优化中，LLM能将突变代码的wires数降至0.89-0.94x，远优于yosys的1.59x，这得益于其对代码语义的理解能力，能识别并消除冗余分支。

• 短板：复杂时序逻辑优化
  在时序控制流优化中，LLM对突变代码的优化效果明显下滑。例如，RTLRewriter处理突变代码时，delay达1.01x，area达1.02x，远差于原代码；GPT-4虽能降低delay（0.86x），却导致area飙升至7.93x。
  在时钟域优化中，所有LLM的表现都不及yosys稳定。Claude-3.7-sonnet的delay和area虽控制在1.03x和1.02x，但wires数仍达1.67x，根源在于LLM难以理解跨时钟域的时序依赖。

这些发现的价值在于：它不仅告诉我们LLM“擅长什么”，更指明了“该往哪改进”——未来需重点提升LLM对时序逻辑的理解能力。

思维导图：

详细总结：

1. 研究背景与动机

• RTL代码优化的重要性：是电路设计早期关键步骤，影响性能与功耗，但传统依赖人工经验，编译器方法范围有限。
• LLM的应用潜力：可基于自然语言生成优化代码，如Mux优化中减少冗余计算，但在复杂时序逻辑（如时序控制流、时钟域）的效果未被充分评估。

2. 研究方法

• 基准构建：从现有基准和GitHub收集RTL代码，由专家分类为4个子集，含54个逻辑操作、27个数据路径、40个时序控制流、32个时钟域案例。
• 变形策略（生成语义等价但更复杂的突变代码）：
  • 逻辑操作优化：基于布尔代数定律转换表达式结构；
  • 数据路径优化：通过冗余条件分支和嵌套Mux增加复杂度；
  • 时序控制流优化：扩展有限状态机（FSM）状态和转换路径；
  • 时钟域优化：拆分时钟域并插入同步器。
• 评估方法：对比原代码与突变代码的优化效果，使用wires、cells、area、delay、power作为metrics，以Yosys优化结果为基准进行归一化。

3. 实验评估结果

4. 讨论与局限性

• LLM的局限性：对RTL时序逻辑（并发、时钟周期依赖）理解不足，源于训练数据多为顺序软件代码。
• 威胁与改进：基准质量和LLM代表性可能影响结果，未来可探索提示工程和时序感知神经网络。

5. 结论

LLM在逻辑操作和数据路径优化中表现优异，但在复杂时序逻辑上仍逊于编译器方法，需进一步提升时序理解能力。

关键问题：

1. 研究采用的核心评估方法是什么？其关键思路是什么？
   核心评估方法是基于变形策略的对比评估：为四个优化维度设计突变策略，生成语义等价但更复杂的突变RTL代码，通过对比原代码与突变代码在不同优化方法下的效果，评估LLM的优化稳定性。关键思路是“语义等价的代码应具有一致的优化效果”。

2. LLM在不同RTL优化维度的表现差异主要体现在哪些方面？

   • 逻辑操作和数据路径优化：LLM（如RTLRewriter、Claude-3.7-sonnet）优于Yosys，突变代码仍保持较好效果（ wires和cells比例低）；
   • 时序控制流和时钟域优化：LLM表现不及Yosys，突变代码的wires、cells、delay等指标显著变差，因LLM难以处理冗余状态和跨时钟域逻辑。

3. 针对LLM在RTL时序逻辑优化中的不足，研究提出了哪些潜在解决方案？
   潜在方案包括：在提示中加入详细时序逻辑说明和明确优化指令；探索时序感知神经网络（如脉冲神经网络）作为LLM的前端编码器，增强对时钟周期语义的理解；系统研究提示调优（如少样本示例、强化引导提示）以提升LLM性能。

总结

这项研究通过构建新基准和变形策略，系统评估了LLM在RTL代码优化中的表现。核心结论是：LLM在逻辑操作和数据路径优化上展现出超越传统编译器的潜力，但在时序控制流和时钟域等复杂时序逻辑优化上仍显不足，主要原因是对RTL代码的时序语义理解有限。

解决的主要问题：填补了LLM在复杂时序RTL代码优化效果评估上的空白，明确了其优势与局限。
主要成果：提出了基于变形策略的评估方法，为后续提升LLM的RTL优化能力提供了关键依据。