SDC命令详解:使用set_app_var命令进行设置

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SDC命令详解https://blog.csdn.net/weixin_45791458/category_12931432.html?spm=1001.2014.3001.5482


        Synopsys的EDA工具中存在一类变量,它们能控制工具的行为,被称为应用变量(application variable),与之对应的是用户自定义变量(user-defined variable)。

        以Design Compiler为例,使用标准Tcl命令set即可设置应用变量,包括target_library、search_path等常见应用变量,但更建议使用拓展Tcl命令set_app_var设置应用变量,因为它更加安全和强大(其实它并不是一个SDC命令,归为此类只是为了方便管理)。

        本文针对Design Compiler,但该命令同样存在于PrimeTime、IC Compiler等工具中,它们大致相同,略有差别。set_app_var命令的BNF范式(有关BNF范式,可以参考以往文章)为:

set_app_var 
    var
    value
    -default
    //注:该命令的value参数一定要放在var参数后  

注意事项

        当应用变量是只读的或者设置的值是非法的时,设置会失败并返回失败原因。

与set命令的区别

1、确保应用变量名正确

        假设用户想设置应用变量target_library为fast.db,但由于疏忽将变量名target_library错误地拼写为targett_library:

        如果使用set命令则不会有任何提示,Design Compiler会认为设置了一个名为targett_library的用户自定义变量,此时进行综合会提示找不到target_library。

        如果使用set_app_var命令则会在定义用户自定义变量前提示"Error: Variable 'targett_library' is not an application variable. Using Tcl global variable. ",用户即可据此纠正错误;如果将应用变量sh_allow_tcl_with_set_app_var设置为false(默认值为true),则会提示"Error: can't set 'targett_library': no such variable Use error_info for more info. ",并且设置会失败(更加保守)。

2、可以还原应用变量默认值

        在使用set_app_var命令时添加-default选项,可以将应用变量的值设置为其默认值。

写在最后

        建议使用大写字母命名用户自定义变量,这样更加直观,可以将其与应用变量显著区分。需要注意的是,不管是应用变量还是用户自定义变量,它们都无法保存在文件中,即使是.ddc格式,所以每次启动Design Compiler时,应用变量将还原为默认值,需要重新设置应用变量以避免出现错误。

这是sdc=SDC FILE==================# #=============================== # 1.reset design frist #=============================== reset_design #=============================== # 2.define clock #=============================== set SYS_CLK sys_clk set SYS_CLK_PERIOD 250 create_clock -name ${SYS_CLK} -period ${SYS_CLK_PERIOD} [get_ports ${SYS_CLK}] set_ideal_network [all_clocks] set_dont_touch_network [all_clocks] set_drive 0 [all_clocks] set_clock_uncertainty -setup 1 [get_clocks ${SYS_CLK}] set_clock_uncertainty -hold 0.5 [get_clocks ${SYS_CLK}] set_clock_transition -max 1 [get_clocks ${SYS_CLK}] set_clock_latency -max 1 [get_clocks ${SYS_CLK}] # set_clock_uncertainty -setup [expr ${SYS_CLK_PERIOD}*0.025] [get_clocks ${SYS_CLK}] # set_clock_uncertainty -hold [expr ${SYS_CLK_PERIOD}*0.00001] [get_clocks ${SYS_CLK}] # set_clock_transition -max [expr ${SYS_CLK_PERIOD}*0.0125] [get_clocks ${SYS_CLK}] # set_clock_latency -max [expr ${SYS_CLK_PERIOD}*0.025] [get_clocks ${SYS_CLK}] # set_clock_uncertainty -setup [expr ${SENSE_CLK_PERIOD}*0.025] [get_clocks ${SENSE_CLK}] # set_clock_uncertainty -hold [expr ${SENSE_CLK_PERIOD}*0.00001] [get_clocks ${SENSE_CLK}] # set_clock_transition -max [expr ${SENSE_CLK_PERIOD}*0.0125] [get_clocks ${SENSE_CLK}] # set_clock_latency -max [expr ${SENSE_CLK_PERIOD}*0.025] [get_clocks ${SENSE_CLK}] #=============================== # 3.Timing exception define #=============================== # set_clock_groups -asynchronous \ # -group [get_clocks "${SYS_CLK}"] # set_multicycle_path -setup 6 -from FFA/CP -through ADD/out -to FFB/D # set_multicycle_path -hold 5 -from FFA/CP -through ADD/out -to FFB/D # set_false_path -from [get_clocks $CLK1_NAME] -to [get_clocks $CLK2_NAME] # set_false_path -from [get_clocks $CLK2_NAME] -to [get_clocks $CLK1_NAME] #=============================== # 4.Define reset #=============================== set RST_NAME sys_rst_n set_ideal_network [get_ports ${RST_NAME}] set_dont_touch_network [get_ports ${RST_NAME}] set_drive 0 [get_ports ${RST_NAME}] #=============================== # 5.set input & output delay #=============================== set ALL_IN_EXCEPT [remove_from_collection [all_inputs] [get_ports "${SYS_CLK}"]] # set_input_delay [expr 20*0.4] -clock VIR_CLK "rx" # set_output_delay [expr 20*0.4] -clock VIR_CLK "tx" set_input_delay 10 -clock ${SYS_CLK} ${ALL_IN_EXCEPT} set_output_delay 10 -clock ${SYS_CLK} [all_outputs] # set_input_delay [expr 20*0.4] -clock VIR_CLK "rx" # set_output_delay [expr 20*0.4] -clock VIR_CLK "tx" # set_input_delay [expr ${SYS_CLK_PERIOD}*0.4] -clock $CLK_NAME $ALL_IN_EXCEPT_CLK # set_output_delay [expr ${SYS_CLK_PERIOD}*0.4] -clock $CLK_NAME [all_outputs] #=============================== # 7.set drive & load #=============================== set SLOW_LIB_NAME fsa0m_a_generic_core_ss1p62v125c set FAST_LIB_NAME fsa0m_a_generic_core_ff1p98vm40c set DRIVE_CELL BUF1CK set DRIVE_PIN O set MAX_LOAD [expr [load_of ${SLOW_LIB_NAME}/${DRIVE_CELL}/I]*10] set ALL_IN_EXCEPT_CLK [remove_from_collection [all_inputs] [get_ports "${SYS_CLK}"]] set_driving_cell -lib_cell ${DRIVE_CELL} -pin ${DRIVE_PIN} -no_design_rule ${ALL_IN_EXCEPT_CLK} set_load [expr ${MAX_LOAD}*3] [all_outputs] #=============================== # 8.set operating condition & wire load model #=============================== # set WIRE_LOAD_MODEL "" set SLOW_OPEN_CONDITION WCCOM set FAST_OPEN_CONDITION BCCOM set auto_wire_load_selection true set_operating_conditions -max ${SLOW_OPEN_CONDITION} -max_library ${SLOW_LIB_NAME} \ -min ${FAST_OPEN_CONDITION} -min_library ${FAST_LIB_NAME} #=============================== # 10.Elimate the multiple-port inter-connect & define name style #=============================== set_app_var verilogout_no_tri true # set_app_var verilogout_show_unconnected_pins true set_app_var bus_naming_style {%s[%d]} simplify_constants -boundary_optimization set_fix_multiple_port_nets -all -buffer_constants #=============================== # 11.Set DRC constraint #=============================== set_max_fanout 16 [current_design] set_max_transition 1 [current_design] set_max_capacitance 3 [current_design] #=============================== # 12.Set Dont Use #=============================== #set_dont_use [get_lib_cells "${SLOW_LIB_NAME}/ckbuf* \ \ ${FAST_LIB_NAME}/ckbuf* \ "]
07-04
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