FPGA支持的PWM信号发生器及远程指导服务 - 兼容任意厂商FPGA器件
蹲在实验室折腾了三天三夜，终于把FPGA实现的SPWM波形调通了。这种用数字电路模拟正弦波脉宽
调制的玩法，比传统单片机方案爽太多——实时性拉满，资源占用还低。今天咱们不扯理论，直接上代码，手
把手看怎么用Verilog在任意FPGA上搓出精准的SPWM信号。
先搞个相位累加器模块，这是整个系统的节拍器。核心就一行代码，但千万别小看这个累加操作：
```verilog
module phase_accumulator(
input clk,
input rst,
output reg [31:0] phase
);
parameter PHASE_STEP = 42949673; // 对应50Hz@100MHz时钟
always @(posedge clk or posedge rst) begin
if(rst) phase <= 32'd0;
else phase <= phase + PHASE_STEP;
end
endmodule
```
这个32位相位累加器每时钟周期自动叠加步进值，溢出自动回绕的特性刚好对应正弦波的周期性。
PHASE_STEP参数是关键，调整它就像拧收音机旋钮——数值越大输出频率越高。比如用100MHz时钟时，4294
9673对应的输出就是50Hz基波。
接下来要搞个正弦查找表，这里有个骚操作：直接用系统任务初始化ROM。虽然各家FPGA的Block RA
M配置方式不同，但下面这种写法基本通吃：
```verilog
module sin_rom(
input [9:0] addr,
output reg [7:0] sin_value
);
always @(*) begin
case(addr)
