FPGA 10G UDP工程源码：实现动态ARP、Ping及UDP数据收发的纯逻辑资源方案
最近在GitHub上开源了个硬核项目——纯FPGA实现的10G UDP协议栈。没有用任何现成的10G PHY芯
片，直接拿Xilinx Ultrascale+的GTY收发器硬刚物理层协议。玩过高速通信的都知道，光PHY芯片价格就
够买两块开发板了，这波操作直接省下小两万成本。
核心代码分成三大模块：ARP动态维护、ICMP协议栈、UDP数据流水线。先看ARP缓存模块，用BRAM做了
个带超时机制的哈希表：
```verilog
reg [31:0] arp_table[0:255]; // IP到MAC映射
reg [7:0] arp_timer[0:255]; // 存活计数器
always @(posedge clk_1s) begin
for(int i=0; i<256; i++) begin
arp_timer[i] <= (arp_timer[i] > 0) ? arp_timer[i] -1 : 0;
end
end
```
这个设计用秒脉冲做超时递减，每次收到ARP响应就重置对应IP的计时器。实测256条表项在XCVU9P
上只占0.5%的BRAM，比用分布式RAM省了三分之二资源。
数据包解析用了三级流水架构。第一级搞64bit位宽的数据对齐，第二级做以太网类型分流，第三级
处理协议载荷。重点看CRC校验的骚操作：
```verilog
// 预计算CRC32查表法
wire [31:0] crc_table[256];
generate
for(genvar i=0; i<256; i++) begin
assign crc_table[i] = crc32_8bit(i);
end
endgenerate
// 流水线CRC计算
always @(posedge clk) begin
crc_temp <= {crc_temp[23:0], 8'h0} ^ crc_table[data_byte ^ crc_temp[31:24]];
