华中科技大学数字逻辑实验.doc

数字逻辑实验报告系列二进制加法器设计 数字逻辑实验报告系列二进制加法器设计是华中科技大学计算机科学与技术学院的数字逻辑实验报告，实验目的要求同学采用传统电路的设计方法，对 5 种二进制加法器进行设计，并利用 Logisim 软件的虚拟仿真功能来检查电路设计是否达到要求。通过以上实验的设计、仿真、验证三个训练过程，使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 知识点一：一位二进制半加法器设计 一位二进制半加法器是数字逻辑电路的一种基本组件，它可以对两个二进制数进行加法运算。设计一位二进制半加法器需要考虑输入 A、B 的逻辑关系和输出 S、C 的逻辑关系。通过分析可以知道，当 A=B=0 时，C=S=0;当 A、B 中有一个为 1 时，C=0，S=1;当 A=B=1 时，C=1，S=0。据此可以写出逻辑表达式，并使用 Logisim 软件做出一位二进制半加法器的电路图。 知识点二：一位二进制全加法器设计 一位二进制全加法器是数字逻辑电路的一种基本组件，它可以对三个二进制数进行加法运算。设计一位二进制全加法器需要考虑输入 A、B、Ci 的逻辑关系和输出 S、Co 的逻辑关系。通过分析可以知道，输 A、B 和 Ci 分别为被加数、加数和来自低位的进位，输出 S 和 Co 为本位和和向高位的进位。据此可以写出逻辑表达式，并使用 Logisim 软件做出一位二进制全加法器的电路图。 知识点三：串行进位的四位二进制并行加法器设计 串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，其中高位的 Ci 即为其相邻低位的 Ci-1。设输入 A、B 和 Ci 分别为被加数、加数和来自低位的进位，输出 S 和 Co 为本位和和向高位的进位。使用 Logisim 软件可以做出串行进位的四位二进制并行加法器的电路图。 知识点四：先行进位的四位二进制并行加法器设计 先行进位的四位二进制并行加法器可以对四位二进制数进行加法运算。设计先行进位的四位二进制并行加法器需要考虑输入 A、B 和 Ci 的逻辑关系和输出 S 和 Co 的逻辑关系。使用 Logisim 软件可以做出先行进位的四位二进制并行加法器的电路图，并将其封装成一个组件以便后续实验使用。 知识点五：实验报告的预习报告内容、实验过程、实验结果及分析 实验报告的预习报告内容包括实验名称、实验目的、实验所用设备和实验内容。实验过程包括对五种二进制加法器的设计、仿真、验证三个训练过程。实验结果及分析包括对实验结果的分析和讨论，以便掌握传统逻辑电路的设计、仿真、调试的方法。