FPGA 采集 CameraLink 相机 Full 模式下的解码输出实现设计方案
摘要：
本文详细描述了 FPGA 采集 CameraLink 相机 Full 模式解码输出的实现设计方案。该设计方案通过
将 CameraLink 相机的输入连接至 FPGA 板子，并利用 FPGA 内部逻辑资源实现 LVDS 视频解码，解
析出像素时钟、行同步信号、场同步信号、数据有效信号以及像素数据。随后，视频流会被转换为
Xilinx 的 AXI4-Stream 视频流，并通过 VDMA 传输到 DDR3 缓存中。最后，通过 AXI4-Stream
to Video Out 接口，通过 HDMI 输出视频。该方案是 Xilinx 图像处理中常用的套路，具备高度
精巧性。
介绍：
相机作为图像采集设备的重要组成部分，广泛应用于各行各业。在 FPGA 领域，利用 FPGA 来采集
CameraLink 相机 Full 模式的视频信号，并经过解码输出，是一项具有挑战性的任务。本文将从硬
件设计的角度，详细描述这一过程中的关键步骤和设计方案。
1. FPGA 实现 LVDS 视频解码
首先，将 CameraLink 相机的输出信号连接至 FPGA 板子。通过 FPGA 内部逻辑资源，实现对 LVDS
视频信号的解码。解码后，获得像素时钟、行同步信号、场同步信号、数据有效信号以及像素数据。
这些信号对于后续的视频处理非常关键。
2. 视频流转换为 AXI4-Stream 格式
获得相机输出的视频信号后，需要将其转换为 Xilinx 的 AXI4-Stream 格式。这一步骤可以通过
FPGA 内部逻辑资源实现。AXI4-Stream 是一种具有固定数据帧和信号标准的视频流协议。将视频
信号转换为 AXI4-Stream 格式后，可以方便地进行后续的处理和传输。
3. 视频流传输到 DDR3 缓存
为了高效地处理视频流，需要将其传输到 DDR3 缓存中。这一步骤可以通过使用 VDMA（Video
Direct Memory Access）模块实现。VDMA 模块能够将视频流直接传输到 DDR3 缓存中，从而减
轻 FPGA 的负担，提高整体性能。
4. 通过 HDMI 输出视频
