PCIE参考时钟架构详解：同源与非同源的区别_pcie协议资源-CSDN下载

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PCIE 信号属于差分信号，也是同步传输方式，但是没有专门的同步时钟！

我们在设计电路时，通常会提供一组 100MHz 差分时钟给后端设备，这并不是所

谓的同步时钟。PCIE 的时钟是嵌入到差分信号中的，PCIE 总线在训练之初会完

成一个 bit lock，在这个过程中链路上会传输一段 0 和 1 间隔序列，即是连续的

高低电平，就是用来给 Receiver 提取时钟的。Receiver 提取到时钟后，才能够

继续捕获一位一位的数据，也就是做 bit 的识别，再往后则是做多个 bit 的识别，

即序列识别。在 PCIE Transmitter 里会进行编码操作，这个编码即是让 0 和 1

的数量更加均衡，以防止总线时钟丢失。另外，总线处于空闲状态时，也会持续

传输时钟对齐码流，以防止时钟丢失，突然有数据过来的时候无法识别。

100MHz 时钟是提供给 PCIE controller 内部电路运行使用，称为参考时钟，

100MHz 时钟输入 controller 后，经内部 PLL 进行倍频再分给各部分电路使用。

PCIE 总线在不断升级，PLL 倍频的最大值也在不断提升，当然 controller 内部

的机制根据每个厂家具体情况而不同。既然 100MHz 时钟不是用来同步差分信号，

而是用于 controller 内部的，那么 PCIE 总线两端的设备也是可以独立使用

100MHz 时钟源的，这种架构称之为独立时钟架构。

既然 PCIE Receiver 接受的数据是基于总线上恢复的时钟（使用 CDR 恢复的

时钟），那么和 100MHz 参考时钟有什么关系（Tranmitter 负责按照时钟节拍将

数据打出去即可），为什么要对 100MHz 时钟进行限制？这两个时钟有什么关系？

这里涉及到 Receiver 内部的工作机制，其中有一个部件叫做 Elastic

Buffer——弹性缓冲，这个部件的作用即是将按照 Clock and Data Recovery

（CDR）恢复时钟采样得到的数据继续向后面电路传输时，进行一个过渡。因为

后面电路所采用的时钟就不是 CDR 恢复的时钟了，而是 Receiver 使用 100MHz 参

考时钟进行倍频而得到的时钟。这里存在 2 个时钟，数据需要从一个时钟域传输

到另一个时钟域，虽然前后的时钟被处理到了同一个频率，由于各种不可控因素

会存在很小的频率差异和相位差异，弹性缓冲是一个先进先出的缓冲空间，数据

从一端进，然后按照进来的顺序再从另一端出。入口和出口的差异使用 SKP 序列

进行处理。

SKP 序列是 PCIE 总线专门用于补偿时钟差异的特殊序列，这个序列不传输

有效数据信息，简单来说是用来占位置的。SKP 序列会在总线上定期插入数据序

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