基于FPGA的Native接口DDR3多功能读写测试：支持单多字节自动测试及上板验证学
习用
最近在玩一块搭载DDR3颗粒的FPGA开发板，顺手撸了个支持多种操作模式的DDR3测试工程。这玩意
儿不只能当玩具，实测用来排查内存硬件问题还挺靠谱。直接上干货，看代码前先瞅瞅硬件结构：FPGA通过
Native接口直连DDR3芯片，时钟频率怼到400MHz，突发长度设成8，每次操作能搬8个64位数据。
单字节读写测试的核心逻辑其实是个状态机。看这段Verilog代码片段，地址生成器用了个非连续
模式：
```verilog
always @(posedge clk) begin
case(wr_state)
IDLE: if (start_single) begin
addr_reg <= {28'h1234, 4'h0}; //起始地址
wr_state <= SEND_CMD;
end
SEND_CMD: begin
app_cmd <= 3'b000; //写命令
app_addr <= addr_reg;
app_wdf_data <= 64'hDEADBEEF_CAFEBABE;
wr_state <= WAIT_ACK;
end
//...后续状态切换
endcase
end
```
这里有个坑要注意：app_wdf_wren信号必须比app_addr提前一个时钟周期拉高，否则DDR3控制器会
吞不掉数据。当初调试时在这卡了俩小时，用SignalTap抓波形才发现时序对不上。
突发读写测试更考验地址控制逻辑。突发长度设为8时，地址应该按8*8=64字节的步进跳跃。这里用
了个位拼接技巧：
```verilog
assign burst_addr = {base_addr[31:6], 6'd0} + (burst_counter << 3);
