
《计算机组织与结构》课程设计题目及要求
计算机组织与结构课程组
2023.6

目录
一、 八位计算机的主存储器设计.......................................................................................... 1
二、 四位全加器/减法器的设计............................................................................................ 3
三、 一位十进制减法器的设计..............................................................................................4
四、 四位 ALU 的设计.............................................................................................................. 5
五、 八位模型机 CPU 控制器设计.......................................................................................... 6
六、 算术逻辑运算实验单元设计.......................................................................................... 7
七、 移位运算实验单元设计................................................................................................11
八、 存储器实验单元设计 .................................................................................................... 13
九、 总线控制实验单元设计................................................................................................16

1
一、八位计算机的主存储器设计
1.
设计描述
设计一个八位计算机的主存储器,地址线和数据线均为
8
位。该主存由两个独立的存储
器构成:
(1) 数据存储器
DMemory
,存储地址范围为
0~127
;
(2) 指令存储器
IMemory
,存储地址范围为
128~255
;
(3) 控制台可以手工方式向数据总线
D-BUS
输送
8
位数据;
(4) 基于 Logisim 或 Proteus。
2.
设计要求
(1) 两个存储器均采用
2114
静态存储器芯片构成;
(2)
DMemory
为可读写存储器,数据端口连接数据总线
D-BUS
。地址总线由地址寄存器
AR
给出;
(3)
IMemory
也为可读写存储器,写入时,数据总线连接
D-BUS
;读出时,数据总线连接指
令总线
I-BUS
。地址总线由程序计数器
PC
给出;
(4) 能够正确设计
DMemory
、
IMemory
读出和写入的控制信号
,
并能进行数据的写入和读出;
(5) 能将地址信号和数据线通过
LED
显示;
(6) 基本结构如图 1-1 所示。
图 1-1 系统基本结构
(7)
SRAM
芯片
2114
(
1K
×
4
)芯片引脚功能说明。

2
表 1-1 2114 芯片引脚功能说明
引脚
名称
功能说明
A0~A9
地址线
接相应地址总线,用来对某存储单元寻址
I/O1~I/O4
双向数据线
用于数据的写入和读出
CS
片选线
低电平时,选中该芯片
WE
写允许线
CS=0,WE=0 时写入数据
VCC
电源线
+5V

3
二、四位全加器/减法器的设计
1. 设计描述
(1) 能够计算低位进位的二进制加法电路为全加器,图 2-1 为一位全加器加法原理。参考一
位全加器的设计思路,设计一个四位全加器,能够实现补码加法和减法运算。
(2) 基于 Logisim 或 Proteus。
图 2-1 一位全加器加法原理图
2. 设计要求
(1) 采用基本的组合逻辑电路完成设计任务,不能使用集成的加法器/减法器;
(2) 加法器和减法器设计按表 2-1 进行功能设计;
(3) 根据功能表列出逻辑表达式并设计完成相应功能,输入和运算结果通过 LED 进行显示;
(4) 设计完成后请对设计方案进行功能验证。
表 2-1 四位加法器功能表
输入
输出
A(输入 1)
B(输入 2)
C(进位输入)
S(和)
C
i+1
(进位输出)
0000
0000
0
0000
0
0000
0000
1
0001
0