基于FPGA的QC-LDPC码分层译码器设计
一、低密度奇偶校验码(LDPC)与QC-LDPC码
低密度奇偶校验码（LDPC）是一种线性分组码，由Robert G. Gallager博士在1963年提出。LDPC码因为其稀疏的校验矩阵，不仅可以实现接近香农极限的优异性能，而且在译码复杂度上相对较低，结构具有很大的灵活性。QC-LDPC码是LDPC码中的一种重要类别，相较于一般LDPC码，它具有更简单的编译码复杂度，特别适合于实际应用和硬件实现，并且通过设计也能达到非常优异的性能表现。
二、QC-LDPC码的编译码方法
QC-LDPC码利用其准循环特性，主要采用块构造法来构建校验矩阵。校验矩阵的构造方式如下：若干个子矩阵（记作Q）按照一定的规律排列，形成一个大的校验矩阵。每个子矩阵Q可以是全零矩阵，也可以是循环置换矩阵，后者是由单位矩阵的每一行右移若干位（P位）得到的。这种构造方法使得QC-LDPC码的编译码过程更为高效。
三、不可分层QC-LDPC码的问题
在一些特定的通信系统，如DVB-S2、CMMB以及IEEE802.15.3c中，LDPC码的构造不能满足传统的部分并行译码结构的要求，因而成为不可分层码。不可分层的QC-LDPC码无法采用部分并行译码结构，这限制了其译码速度和性能。
四、分层译码与并行分层置信度传播(PLBP)算法
为了克服不可分层QC-LDPC码的问题，提出了一种并行分层置信度传播（PLBP）译码算法。这种算法适合于不可分层的QC-LDPC码，并且在硬件实现上优化了结构并降低了复杂度。
五、FPGA在QC-LDPC码分层译码器设计中的应用
本文针对不可分层QC-LDPC码提出的新型分层译码器是基于FPGA来设计实现的。通过使用Atera公司Stratix II系列的EP2S60F484C3器件，完成了码长为2048、码率为3/4的(3,12)不可分层QC-LDPC码分层译码器的设计。在工作频率为90MHz的情况下，当最大译码迭代次数为5时，译码器的吞吐量可以达到93.85Mbps。
六、PLBP译码算法性能
通过实验仿真，证明了相对于传统分层译码算法，改进后的PLBP译码算法具有更佳的性能表现。这种性能上的提升，是通过新型译码器结构设计实现的。
七、QC-LDPC码译码器硬件实现特点
FPGA的使用，在设计QC-LDPC码译码器时提供了以下特点：高度的并行性、可重配置性、快速的处理速度和较低的功耗。此外，FPGA允许设计者在硬件层面上实现算法的优化和调整，从而获得更加高效和定制化的系统性能。QC-LDPC码译码器的设计与优化在FPGA上进行，便于实现复杂的信号处理算法，并且可以达到高速实时的译码要求。
八、研究与应用前景
LDPC码由于其优良的通信性能和可实现性，已被广泛研究，并逐渐应用于无线通信、数字电视广播、卫星通信以及光纤通信等领域。QC-LDPC码作为LDPC码的子集，由于其结构简单，更易于硬件实现，成为当前研究的热点。本文提出的基于FPGA的QC-LDPC码分层译码器设计方案，将有助于推动QC-LDPC码在高速数据传输领域的应用发展。随着FPGA技术的持续进步和算法的不断优化，预期该译码器在实际应用中可以进一步提升性能和效率。
