DSP in FPGA：FIR滤波器（二）

在数字信号处理领域，FIR（Finite Impulse Response）滤波器是一种常用的技术，用于从信号中筛选出所需的部分，去除不必要的频率成分。本篇主要探讨了FIR滤波器在FPGA（Field-Programmable Gate Array）中的实现，特别是转置型FIR滤波器的设计与优化。 转置型FIR滤波器与直接型FIR滤波器的主要区别在于数据处理方式。转置型结构不存储输入数据，而是存储乘累加的结果，从而减少延时，关键路径上的运算只有1个乘法和1个加法。在10阶FIR滤波器的例子中，该结构使用1个DSP48E1资源，最小周期为4.854ns，最大频率可达206.016MHz。然而，由于输入数据在多个乘法器中扇出（fanout），导致较大的net delay，这成为其设计的一个限制。 为了改善这一情况，可以利用FIR滤波器的线性相位特性进行优化。在保持11个抽头系数的同时，通过将相同的系数合并，减少了乘法器的数量，如图3所示，只需6个DSP资源。这样不仅降低了fanout，还缩短了延时。 进一步优化可以通过流水线技术实现。如图4所示，将乘法器和加法器逻辑分隔，并加入流水线级，使得关键路径的延时降低至3.861ns，最大频率提升至259.000MHz。这种方法有效地减小了输入信号的延迟，并专注于乘法器的延时。 脉动型（Systolic）FIR滤波器是直接型的改进版，适合处理高速数据流。每个处理单元之间通过流水线级连接，确保数据同步。脉动型结构虽然延迟较大，但能提供更高的吞吐率。如图1所示，11抽头的脉动型FIR滤波器在FPGA中采用DSP48E1实现，输入数据经过2拍寄存后传递，减少了路径延时，达到3.006ns的最小周期，最大频率可达332.668MHz。 总结来说，FPGA中的FIR滤波器设计涉及到多种优化策略，包括转置型结构、线性相位优化和流水线技术，以满足不同的性能需求。这些技术的灵活运用对于提高数字信号处理系统的效率和性能至关重要。