自适应码率QC-LDPC码编码器的FPGA实现 (2008年)

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPC码具有简单的编码结构，拥有较好的应用前景。通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的Qc-LDPC码，并分析了这些码的性能，随后将编码过程分阶段引入主从控制模块及复用基本SRAA组，设计了变码率和变帧长的编码器，并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计。综合报告表明：在使用适中的硬件资源情况下，系统最大频率达到了174．856 MHz，能满足高速编码的要求。