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基于基于WISHBONE总线的总线的FLASH闪存接口设计闪存接口设计
随着半导体工艺技术的发展,IC设计者已能将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集
成在单一芯片上,即SoC芯片。对片上系统(SoC)数据记录需要低功耗、大容量、可快速重复擦写的存储器。
引言引言
随着半导体工艺技术的发展,IC设计者已能将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一
芯片上,即
200,所用的FLASH是AMD与富士公司的Am29LV160D芯片。利用FPGA实现接口,由于Openrisc1200(OR1200)采用
Am29LV160D芯片特点芯片特点
Am29LV160D是一种仅需采用3.0V电源进行读写的
● 甚低功耗
工作在5MHz时, 电流典型值为:
睡眠模式下电流为200nA;
备用模式下电流为200nA;
读数据时为9mA;
编程/擦除模式下电流为20mA。
● 灵活的分块结构
一个16KB,两个8KB,一个32KB,和31个64KB块(字节模式);
一个8KB,两个4 KB,一个16 KB,和31个32 KB块(字模式);
支持整个芯片擦除;
复杂的块保护特性。
● 具有内部嵌入算法
内部嵌入擦除算法自动预编程和擦除整个芯片或任意块的组合;
内部嵌入算法自动将给定地址的数据写入芯片及对其校验。
● 与JEDEC标准兼容
● 具有硬件RESET复位与Ready/Busy擦写查询管脚
● 具有擦除暂停与擦除继续功能
图1
WISHBONE总线简介总线简介
WISHBONE总线规范是一种片上系统IP核互连体系结构。它定义了一种IP核之间公共的逻辑接口,减轻了系统组件集成
的难度,提高了系统组件的可重用性、可靠性和可移植性,加快了产品市场化的速度。WISHBONE总线规范可用于软核、固
核和硬核,对开发工具和目标硬件没有特殊要求,并且几乎兼容所有的综合工具,可以用多种硬件描述语言来实现。
灵活性是WISHBONE总线的另一个优点。由于
IP核种类多样,其间并没有一种统一的间接方式。为满足不同系统的需要,WISHBONE总线提供了四种不同的IP核互连方
式:
点到点(point-to-point),用于两IP核直接互连;
数据流(data flow),用于多个串行IP核之间的数据并发传输;
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