UVM平台搭建过程.pdf

UVM（Universal Verification Methodology）是一种统一的、面向对象的硬件验证方法学，它是基于SystemVerilog语言编写的验证库，用于提高设计验证的可重用性、可配置性和可维护性。VCS（Verilog Compiler Simulator）是Cadence公司推出的一款硬件仿真软件，用于编译和仿真Verilog/VHDL代码。Verdi则是Cadence公司的高端硬件调试工具，能够提供图形化的波形查看和分析。Questa-sim是Mentor Graphics公司（现为Siemens EDA）出品的一款先进的模拟器，同时支持仿真和验证。 ### UVM平台搭建知识点： 1. **UVM库的准备与安装：** - UVM库版本选择：需要从网上下载适合的UVM库，本例中选择的版本为uvm-1.1a。 - 文件解压：将下载的uvm-1.1a.tar.gz文件解压到Linux系统中的指定目录。 - 环境变量配置：将UVM库的安装路径加入到.bashrc文件中，例如通过添加一行`export UVM_HOME=/path/to/uvm-1.1a`。 2. **Makefile.vcs文件的配置与使用：** - Makefile.vcs文件有两个，一个为公共的，一个为特定设计的。 - 公共Makefile.vcs负责编译UVM库，而特定设计的Makefile.vcs会调用前者。 - 输入命令`make -f Makefile.vcs`来执行Makefile中的指令，例如编译、运行等。 - Makefile中的make关键字如all、comp、run等可以触发不同的构建过程。 3. **UVM平台使用示例：** - 进入example目录查看Makefile.vcs，了解UVM库的编译过程。 - 进入特定设计的目录，如ubus/examples，找到该设计的Makefile.vcs文件。 - 输入make命令时，可能需要根据个人需求选择特定的make目标，如clean、compile、run等。 4. **自定义Makefile文件：** - 可以将两个Makefile.vcs的内容合并到一个自定义的Makefile中，简化构建过程。 - 自定义Makefile中可以添加新的命令，如“all”，“clean”，“comp”等，以实现一键执行多个操作。 - 引入-fsdb_old选项生成fsdb波形文件，需要在顶层测试平台（hello_tb_top）中添加生成fsdb波形的函数。 5. **Verdi波形查看：** - 使用Verdi打开波形文件，可以查看仿真波形，进行调试。 - 如遇Verdi操作问题，例如ctrl+w无法使用，可以通过其他命令如get_all_signals查看波形。 ### Questa-sim+UVM搭建过程知识点： 1. **Windows平台的选择：** - 由于Linux和Windows环境的差异，UVM的搭建过程也有所不同。 - 对于Windows平台，文档建议参考《UVM初级开发指南.pdf》。 2. **环境搭建：** - 根据指南中的指导，安装Questa-sim和UVM环境。 - 注意路径配置及环境变量设置，确保Questa-sim和UVM可以正确调用。 3. **资源获取：** - 提供了资源获取的方式，例如通过eetop下载所需文档，进一步帮助初学者解决搭建过程中的问题。 ### 总结 文章内容详细介绍了UVM平台在Linux和Windows两种操作系统上的搭建过程，包括软件工具的安装、库文件的配置、环境变量的设置，以及Makefile文件的编写和执行。特别强调了在Linux系统中配置UVM+VCS+Verdi平台的详细步骤，并以实际的Makefile.vcs文件为例子，一步步引导读者完成整个搭建过程。此外，还提到了如何在顶层测试平台中生成fsdb波形文件，并在Verdi中查看波形，这对于学习和使用UVM验证平台具有重要的指导意义。Windows平台的搭建过程则简要提及，建议读者参考相关指南文档进行操作。整体上，文章内容丰富，对于初学者来说是一份很好的学习资料。