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STM32F4xx系列微控制器是STMicroelectronics（意法半导体）生产的一系列基于ARM的32位微控制器（MCU），属于STM32F401xx家族。本手册是针对应用开发者的参考资料，提供了关于STM32F401xB/C和STM32F401xD/E微控制器的内存和外设使用方法的完整信息。STM32F401xB/C和STM32F401xD/E的区别主要在于内存大小、封装形式和外设的不同。对于具体的订单信息、机械和电气设备特征，可以参考相应的数据手册。手册中的内容涵盖了丰富的技术细节，包括微控制器的系统架构、内存和总线架构、存储器和总线矩阵、嵌入式SRAM和Flash存储器概览、启动配置、嵌入式Flash存储器接口、编程操作、中断、Flash接口寄存器等多个方面。以下为详细知识点： 1. 系统架构：文档中提及的系统架构涉及到微控制器内部的多种总线结构，如I-bus、D-bus、S-bus、DMA内存总线和DMA外设总线等，这些总线通过一个总线矩阵进行连接，目的是为了保证数据在核心处理器（CPU）与外设、内存之间高效传输。 2. 内存和总线架构：包括AHB/APB桥接器和内存组织结构的介绍，以及嵌入式SRAM和Flash存储器的详细介绍，同时介绍了位带区域的使用，这是一种特殊的内存区域，能够通过特定的位操作实现对硬件资源的快速访问。 3. 启动配置：介绍了微控制器在启动过程中的存储器配置，包括不同的启动模式，如从主Flash、系统内存或嵌入式SRAM启动等。 4. 嵌入式Flash存储器接口：这部分详细介绍了微控制器中Flash存储器的接口特性，包括读取接口、CPU时钟频率与Flash存储器读取时间的关系，以及如何利用自适应实时内存加速器（ART Accelerator™）来提升性能。 5. 编程操作：包括解锁Flash控制寄存器、执行擦除和编程操作的方法，以及如何实现程序/擦除并行操作。 6. 选项字节：这部分详细描述了用户选项字节的作用，包括如何编程这些字节、读保护（RDP）、写保护、专有代码读取保护（PCROP）以及一次性可编程字节。 7. Flash接口寄存器：详细介绍了与Flash存储器相关的寄存器，如Flash访问控制寄存器（FLASH_ACR）、Flash密钥寄存器（FLASH_KEYR）等，这些寄存器用于控制Flash存储器的操作和保护。在学习这些知识点时，需要结合STM32F401xB/C和STM32F401xD/E微控制器的官方数据手册和编程手册，以便更好地理解其硬件特性和编程接口。对于希望深入了解和应用这些微控制器的开发者来说，本手册是不可或缺的参考资料。同时，由于文档来源于OCR扫描，可能包含少量的文字识别错误，开发者在阅读时需要利用上下文内容进行合理推断，确保理解的准确性。

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January 2014 DocID025350 Rev 2 1/834

RM0368

Reference manual

STM32F401xB/C and STM32F401xD/E

advanced ARM-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32F401xB/C and STM32F401xD/E microcontroller memory and

peripherals.

STM32F401xB/C and STM32F401xD/E are part of the STM32F401xx family of

microcontrollers with different memory sizes, packages and peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

datasheets.

For information on the ARM Cortex™-M4 with FPU core, please refer to the Cortex™-M4

with FPU Technical Reference Manual.

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Available from STMicroelectronics web site (http://www.st.com):

• STM32F401xB/C datasheet

• STM32F401xD/E datashee

• For information

on the ARM Cortex™-M4 core with FPU, refer to the STM32F3xx/F4xx

Cor

tex™-M4 programming manual (PM0214).

www.st.com

Contents RM0368

2/834 DocID025350 Rev 2

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

2.1.1 I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.2 D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.3 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.4 DMA memory bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.5 DMA peripheral bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.6 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1.7 AHB/APB bridges (APB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.3 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.3.1 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

2.3.2 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

2.3.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

2.4 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

3 Embedded Flash memory interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.3 Embedded Flash memory in STM32F401xB/C and

STM32F401xD/E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.4 Read interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.4.1 Relation between CPU clock frequency and Flash memory read time . 46

3.4.2 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 47

3.5 Erase and program operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

3.5.1 Unlocking the Flash control register . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

3.5.2 Program/erase parallelism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.5.3 Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

DocID025350 Rev 2 3/834

RM0368 Contents

3.5.4 Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.6 Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.6.1 Description of user option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.6.2 Programming user option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.6.3 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.6.4 Write protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

3.6.5 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . . 57

3.7 One-time programmable bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

3.8 Flash interface registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.8.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . 59

3.8.2 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.8.3 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . . 60

3.8.4 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.8.5 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.8.6 Flash option control register (FLASH_OPTCR) . . . . . . . . . . . . . . . . . . . 63

3.8.7 Flash interface register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4 CRC calculation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.1 CRC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.4.1 Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.4.2 Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.4.3 Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.4.4 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

5 Power controller (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

5.1.1 Independent A/D converter supply and reference voltage . . . . . . . . . . . 71

5.1.2 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

5.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

5.2.1 Power-on reset (POR)/power-down reset (PDR) . . . . . . . . . . . . . . . . . . 73

5.2.2 Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Contents RM0368

4/834 DocID025350 Rev 2

5.2.3 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 74

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

5.3.1 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

5.3.2 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

5.3.3 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

5.3.4 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

5.3.5 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

5.3.6 Programming the RTC alternate functions to wake up the device from

the Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

5.4 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.4.1 PWR power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . . 84

5.4.2 PWR power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . 86

5.5 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Reset and clock control (RCC) for STM32F401xB/C

and STM32F401D/E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

6.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

6.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

6.2.3 PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

6.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

6.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

6.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

6.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

6.2.8 RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

6.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

6.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

6.2.11 Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . . 97

6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

6.3.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 99

6.3.2 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 101

6.3.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 103

6.3.4 RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 105

DocID025350 Rev 2 5/834

RM0368 Contents

6.3.5 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 108

6.3.6 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 110

6.3.7 RCC APB1 peripheral reset register for (RCC_APB1RSTR) . . . . . . . 110

6.3.8 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 112

6.3.9 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 114

6.3.10 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 115

6.3.11 RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 115

6.3.12 RCC APB2 peripheral clock enable register

(RCC_APB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

6.3.13 RCC AHB1 peripheral clock enable in low power mode register

(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

6.3.14 RCC AHB2 peripheral clock enable in low power mode register

(RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

6.3.15 RCC APB1 peripheral clock enable in low power mode register

(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

6.3.16 RCC APB2 peripheral clock enabled in low power mode register

(RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

6.3.17 RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 126

6.3.18 RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 127

6.3.19 RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 129

6.3.20 RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 130

6.3.21 RCC Dedicated Clocks Configuration Register (RCC_DCKCFGR) . . 131

6.3.22 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

7 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 135

7.1 I/O compensation cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

7.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

7.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 135

7.2.2 SYSCFG peripheral mode configuration register (SYSCFG_PMC) . . 136

7.2.3 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

7.2.4 SYSCFG external interrupt configuration register 2

(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

7.2.5 SYSCFG external interrupt configuration register 3

(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

7.2.6 SYSCFG external interrupt configuration register 4

(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

7.2.7 Compensation cell control register (SYSCFG_CMPCR) . . . . . . . . . . . 139

7.2.8 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

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测开面试问题集锦(长期更新)

错误使用 cvxprob/newcnstr (第 177 行) Disciplined convex programming error: Invalid constraint: {convex} == {real constant}

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