EDA实验六8位二进制全加法器的设计.doc

EDA实验六8位二进制全加法器的设计 一、实验目的： 本实验的目的是掌握 VHDL 语言的基本结构、全加器原理和 VHDL 语言的基本描述语句，特别是元件例化语句的使用方法。通过设计和实现一个由两个 4 位二进制并行加法器级联而成的 8 位二进制并行加法器，掌握 VHDL 语言的编程和仿真。 二、实验内容： 实验内容包括设计并实现一个由两个 4 位二进制并行加法器级联而成的 8 位二进制并行加法器。编写 4 位二进制加法器的 VHDL 语言程序，然后使用元件例化语句设计 8 位加法器，并对其进行编译和仿真。通过下载电缆将编译后的 *.sof 文件下载到目标器件中，并利用实验开发系统对其进行硬件验证。 三、实验步骤： 实验步骤包括以下几个部分： 1. 编写 4 位二进制加法器的 VHDL 语言程序。该程序包括实体声明、端口声明、信号声明、过程语句等部分。例如，实体声明部分包括 ENTITY ADDER4B IS PORT (C4: IN STD_LOGIC; A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B;。 2. 对所设计的 4 位二进制加法器的 VHDL 程序进行编译，然后对其进行仿真，初步验证程序设计的正确性。在编译成功后，将出现如图 2-10 所示界面。 3. 采用元件例化语句设计 8 位加法器，并对其进行编译和仿真，初步验证设计的正确性。例如，ENTITY ADDER8B IS PORT (C8: IN STD_LOGIC; A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0); B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CO8: OUT STD_LOGIC); END ENTITY ADDER8B;。 四、实验中发现的问题： 在实验中，发现了以下几个问题： 1. 程序代码输入后，但是编译有错误，多次检查后未发现错误，询问老师后得知需要改一个实体名称，保证实体名与文件名一致才可编译，修改完毕编译，错误得以解决，程序正常运行。 2. 没有用 U 盘将程序文件提前拷贝好，导致实验过程中将程序代码一个一个输入，浪费了大量时间，下次应将代码提前弄好放在 U 盘里，上课直接复制程序调试，那样可以有大量时间去做实验的一些拓展，或者请教老师一些问题。 五、结论： 通过本实验，我们掌握了 VHDL 语言的基本结构、全加器原理和 VHDL 语言的基本描述语句，特别是元件例化语句的使用方法。同时，我们也学习了如何设计和实现一个由两个 4 位二进制并行加法器级联而成的 8 位二进制并行加法器，并对其进行编译和仿真。