ESCUELA SUPERIOR POLITECNICA DEL LITORAL

FACULTAD DE INGENIERIA EN ELECTRICIDAD Y COMPUTACIN

SISTEMAS DIGITALES II
DEBER PARA SEGUNDA EVALUACIN
I TRMINO 2013-2014
PROBLEMA # 1

Disear un Sistema Digital que funciona como un circuito Contador de Segundos Up/Down Controlado. El circuito debe tener la entrada Start, la entrada de cuatro bits Nmero de Segundos, la entrada Up/Down, la entrada Hold, la entrada Go, la entrada Clk1seg, la salida Segundos Up/Down representada por dos display de 7 segmentos y la salida Fin. Inicialmente se debe colocar el nmero de pulsos deseado en la entrada Nmero de Segundos (de 1 a 15 en binario), colocar la entrada Up/Down en posicin deseada (0Up, 1Down) y presionar la botonera de la entrada Start. Si la entrada Up/Down esta en posicin de Up (Up/Down = 0) el circuito cuenta la cantidad de segundos desde cero hasta que el numero de segundos contados sea igual al numero de segundos colocados en la entrada Nmero de Segundos. Entonces el circuito genera la salida Fin, verifique si la entrada Start ha sido desactivada y regresa al estado inicial. El conteo ascendente de los segundos debe ser mostrado en dos display Segundos Up/Down. Si durante el conteo se activa la entrada Hold, el circuito se detiene hasta que se activa la entrada Go. Entonces el conteo contina hasta que el nmero de segundos contados sea igual al nmero de segundos colocados en la entrada Nmero de Segundos. Si el usuario selecciono la posicin Down de la entrada Up/Down (Up/Down = 1), entonces el circuito comienza el conteo descendente a partir del valor colocado en la entrada Nmero de Segundos mostrando el conteo en el display Segundos Up/Down. Cuando el contador llegue hasta cero, se genera la salida Fin, verifique si la entrada Start ha sido desactivada y circuito regresa al estado inicial. Si durante el conteo descendente se activa la entrada Hold, el circuito se detiene hasta que se activa la entrada Go.

Numero de Segundos 4 Start Up/Down Hold Go Clk1seg

Contador de Segundos Controlado

Fin

Segundos Up/Down Clock Resetn

Presentar: 1. Particin Funcional del Sistema Digital. 2. Diagrama ASM del circuito Controlador del Sistema Digital, indicando claramente todas las salidas que deben ser generadas. Deber # 2 de Sistemas Digitales II Pgina 1 de 16

PROBLEMA # 2

Disee un pequeo Sistema Digital que convierta un nmero decimal de dos dgitos en su equivalente en cdigo GRAY. Inicialmente se debe recibir la seal Inicio. Luego en un teclado decimal se debe presionar y soltar la tecla de las decenas y luego la tecla de las unidades del nmero que se desea convertir. Para convertir el nmero al cdigo GRAY se debe realizar el procedimiento siguiente: Se debe explorar el nmero binario original dgito por dgito desde la posicin ms significativa (izquierda) hasta encontrar el primer 1. Cuando esto ocurre, en la respuesta G en la misma posicin se debe escribir un 1. Si los nmeros que siguen en el dato original son 0 en G se debe seguir escribiendo 1 en las respectivas posiciones. Esto se repite hasta que en el dato original aparezca un nuevo 1, en este caso en G se debe escribir un 0. Luego de esto, si en el dato original aparece un 0, se debe seguir escribiendo 0 en G. Esto debe repetirse hasta que en el dato original aparezca un 1 en cuyo caso se escribe un 1 en G y se repite el paso anterior. El procedimiento termina cuando se han revisado todos los dgitos del nmero original. Antes de encontrar el primer 1 del dato original, en la respuesta G se deben escribir 0. Cuando se ha terminado de convertir el dato, se debe generar la salida Fin que debe permanecer activada mientras Inicio siga siendo verdadero.

Presentar: 1. Particin Funcional del Sistema Digital. 2. Diagrama ASM del circuito Controlador del Sistema Digital, indicando claramente todas las salidas que deben ser generadas.

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PROBLEMA # 3

Dada la siguiente descripcin en VHDL del funcionamiento de un Sistema Digital: Presentar: 1. Particin Funcional del Sistema Digital. 2. Diagrama ASM del circuito Controlador del Sistema Digital, indicando claramente todas las salidas que deben ser generadas. 3. Diagramas de Tiempo del circuito Controlador asumiendo las condiciones de entrada dadas. Indique claramente los nombres y la duracin de cada estado (y).

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PROBLEMA # 4

Dada la siguiente descripcin en VHDL del funcionamiento de un Sistema Digital: Presentar: 1. Particin Funcional del Sistema Digital. 2. Diagrama ASM del circuito Controlador del Sistema Digital, indicando claramente todas las salidas que deben ser generadas. 3. Diagramas de Tiempo del circuito Controlador asumiendo las condiciones de entrada dadas. Indique claramente los nombres y la duracin de cada estado (y).

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PROBLEMA # 5

Disee un pequeo Sistema Digital, que permita detectar si un nmero es Divisible para nueve. Inicialmente el sistema debe recibir la seal Start, luego de lo cual queda esperando el nmero. Ahora el usuario debe ingresar por medio de un teclado decimal, un nmero de tres dgitos, empezando por centenas, luego decenas y finalmente unidades. El sistema debe sumar las tres cifras del nmero. Si el resultado es mayor que 9, debe nuevamente sumar sus cifras hasta obtener un numero de un solo digito. Si este es el numero 9, la cantidad original si es divisible para nueve. Ejemplo : Si el nmero es 117, al sumar las cifras se tiene 1+1+7=9 y por lo tanto el nmero original si es divisible para nueve Ahora se debe activar la salida Done y si el nmero fue divisible para nueve, tambin se debe activar la salida Divi9. Ambas salidas deben permanecer activadas mientras la seal Start continue siendo verdadera, luego de lo cual el sistema regresa al estado inicial en espera de un nuevo nmero.

Presente: 1. Diagrama ASM del circuito Controlador debidamente documentada. ( indicar todos las entradas y salidas) (10/20) 2. Particin Funcional (10/20)

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PROBLEMA # 6

Disee un pequeo Sistema Digital que sirva como marcador electrnico para un GAME de un juego de Tenis. Para que el marcador comience a trabajar se debe activar la entrada Inicio. Luego de esto, en dos displays de siete segmentos para cada jugador (cuatro displays en total), se debe mostrar el marcador del GAME. El sistema queda esperando a que se active una de las seales JugadorA o JugadorB que representa que el respectivo jugador ha ganado un boleo y se le debe asignar puntaje. Estas seales estn sincronizadas con Clock de tal manera que duran exactamente un perodo de reloj. El marcador de cada jugador debe obedecer las reglas para el Tenis que son:
Punto Primero Segundo Tercero Marcador 15 30 40

Si uno de los dos jugadores tiene 40 en el marcador y hace otro punto gana el GAME, siempre y cuando la diferencia haya sido por lo menos de dos anotaciones (es decir 40-0, 40-15 o 40-30 y luego hace otro punto).

Si los dos jugadores tienen 40 en el marcador Se enciende la salida Deuce y se juegan puntos adicionales para determinar el ganador hasta que haya diferencia de dos puntos. Para este caso se debe primero encender una de las dos salidas VentajaA o VentajaB y luego dar a uno de ellos como ganador. En los displays se debe seguir mostrando 40-40.
Ejemplo: Si el marcador es 40-40 se enciende la salida Deuce. Si luego anota el jugador A, se debe encender la salida VentajaA. Si luego anota B, se debe encender nuevamente Deuce. Si vuelve a anotar B se enciende ahora VentajaB y si anota nuevamente B se lo da por ganador

Si un jugador gana, se debe encender una de las salidas GanoA o GanoB respectivamente indicando al ganador. Todo esto mientras Inicio sigue activado. Si se desactiva se debe volver al estado inicial a espera de otro juego.

Presente: 1. Diagrama ASM del circuito Controlador debidamente documentada. ( indicar todos las entradas y salidas) (10/20) 2. Particin Funcional (10/20)

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PROBLEMA # 7

Para el siguiente Sistema Digital, se muestran la Particin Funcional y el Diagrama ASM del circuito Controlador.

Presente:
1. Descripcin del Sistema en un solo programa en VHDL usando las declaraciones process case para describir las Transiciones de Estados y las Salidas del Controlador, y la architecture mixta para la Particin Funcional. Asuma que dispone de archivos .vhd en la misma carpeta de Trabajo para Registro_sost y Conv_bin_2bcd que forman parte del Sistema Digital. El circuito Controlador, Muxs, Sumadores, Comparadores y las puertas lgicas deben ser descritos dentro de architecture. As mismo suponga que el orden de las entradas en la declaracin port de los sub-circuitos es similar (de izquierda a derecha y de arriba abajo) al del Diagrama Esquemtico presentado. 2. Grafique los Diagramas de Tiempo del circuito Controlador asumiendo las condiciones de entrada dadas. Indique claramente los intervalos de tiempo que corresponden a cada estado (y).

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Resetn T1 EnA, EnB

0 T2 Sel

Inicio 1

JugA 0 0 JugB 1 EnB T3

1 EnA

Emp 0 0 T4 Sel Cuar 1

T5 Deuce T6 VentajaA

JugA 0 0 EnA 0 JugB T7 VentajaB 1

JugB 0 0 JugA 1

JugA 0 0 EnB 0 B40 T9 GanoB 1 JugB 1

A40 1 1

JugA 0 0

JugB

T8 GanoA 1 0 0 Inicio Inicio 1

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PROBLEMA # 8

Para el siguiente Sistema Digital, se muestran la Particin Funcional y el Diagrama ASM del circuito Controlador.

Presente: 1. Descripcin del Sistema en un solo programa en VHDL usando las declaraciones process case para describir las Transiciones de Estados y las Salidas del Controlador, y la descripcin mixta para la Particin Funcional. Asuma que dispone de archivos .vhd en la misma carpeta de Trabajo para Conv_dec_bcd, Registro_sost, Conv_2bcd_bin, Contador_down y Contador_up que forman parte del Sistema Digital. El Controlador, Muxs, Comparadores y las puertas lgicas deben ser descritos dentro de architecture. As mismo suponga que el orden de las entradas en la declaracin port de los subcircuitos es similar (de izquierda a derecha y de arriba abajo) al del Diagrama Esquemtico presentado. 2. Grafique los Diagramas de Tiempo del circuito Controlador asumiendo las condiciones de entrada dadas. Indique claramente los nombres de los estados (y) que corresponden a cada periodo de reloj.

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Resetn S1 Sel1,Sel2 En1, En2 0 Start S2 1 EnCu, LdCu

0 S3

Tcl 1

0 S4

Tcl 0

1 0 0 Tcl En1, En2 S8 S6 Sel 0 Enter S10 EnCd, LdCd S7 Fin Nf 1 0 0 Stop 1 Cd0 Enter 1 S5 EnCd, LdCd Sm Nf 0 1 Stop S9 Err 0

EnCd,EnCu 0

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PROBLEMA # 9

Disear en modo Fundamental una MSA (Maquina Secuencial Asincrnica) que funciona de la siguiente manera. La MSA tiene dos entradas A y B y una salida Out. Inicialmente las entradas A y B y la salida Out son igual 0. Cuando una de las entradas (A o B) se hace igual 1, la salida Out tambin se hace igual a 1. Si, mientras una de las entradas se mantiene igual a 1, la otra se hace igual a 1 tambin, la salida Out se mantiene igual a 1. Si, luego, una de las entradas se hace igual a 0, la salida Out se hace igual a 0 tambin y se mantiene igual a 0 aun cuando esta entrada se hace igual a 1 de nuevo, hasta que MSA regresa al estado inicial.
A MSA B Out

Presente: 1. Diagrama de Estados Primitivo (Formato: A B / Out). Mapa de Estados Primitivo. Tabla de Implicantes. 2. Diagrama de Estados Reducido. Mapa de asignacin de Cdigo de Estados. 3. Mapa de Excitacin. Mapas para las salidas Y1 y Y0 y para la salida Out. 4. Diagrama de tiempo para la salida Out asumiendo valores de las entradas A y B dados. Indica claramente los periodos de tiempo correspondiente a cada estado de su Diagrama de Estados Reducido. 5. Indique si su circuito corre riesgo de tener los Hazard Estticos o no. Como se puede evitar.

Out

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PROBLEMA # 10

Disear en modo Fundamental una MSA (Maquina Secuencial Asincrnica) que tiene dos entradas X1 y X2 y una salida Out. Inicialmente X1 = X2 = 0 y Out = 0. Cuando las entradas cambien X1 X2 00 01 11 la salida Out se hace igual a 1. La salida Out se mantiene igual a 1 hasta que las entradas detectan la secuencia X1 X2 11 10 00. Entonces la MSA regresa al estado inicial.
X1 MSA X2 Out

Presentar: 1. Diagrama de Estados Primitivo (Formato: X1 X2 / Out). Mapa de Estados Primitivo.Tabla de Implicantes. 2. Diagrama de Estados Reducida. Mapa de asignacin de Cdigo de Estados. 3. Mapa de Excitacin. Mapas para las salidas Y1 y Y0 y para la salida Out. 4. Diagrama de tiempo para la salida Out asumiendo valores de las entradas X1 y X2 dados. Indica claramente los periodos de tiempo correspondiente a cada estado de su Diagrama de Estados Reducido. 5. Indica si su circuito corre riesgo de tener los Hazard Estticos o no. Como se puede evitar?

X1

X2

Out

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