UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
(Universidad Del Perú, DECANA DE AMÉRICA)
VICERRECTORADO ACADÉMICO DE PREGRADO
FACULTAD DE INGENIERÍA ELECTRÓNICA Y ELÉCTRICA
Curso: Laboratorio de circuitos digitales
Docente: Casimiro Pariasca Oscar Armando
Alumno: Escobedo Contreras Roberto Gaspar
Código: 20190263
SECCIÓN: L17
Laboratorio 7: Circuito codificador y decodificador. Circuito comparador. Circuito
generador de paridad.
Fecha de entrega: 01/ 12 /2022
Lima – Perú
2022
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA
LABORATORIO DE CIRCUITOS DIGITALES
LABORATORIO 7: Circuito codificador y decodificador. Circuito comparador. Circuito
generador de paridad.
Profesor: Ing. Oscar Casimiro Pariasca
I. OBJETIVO:
- Analizar y verificar el funcionamiento de circuitos lógicos combinacionales tales como
codificadores, decodificadores y sus aplicaciones
- Analizar y verificar el funcionamiento de un comparador
- Analizar y verificar el funcionamiento de un generador de paridad
II. MATERIALES y EQUIPO:
• CI. TTL: 7400, 7402, 7404, 7406, 7408, 7410, 7420,7430, 7432, 7447, 7448, 74138,
74139, 74154, 74155, 74LS147, 74LS85, 74LS86, 74LS280, otros
• 8 diodos LED, 8 Resistencias R=120 ohm, 1⁄4 watt; display de ánodo común; display de
càtodo común;
• Protoboard. Alambre sólido AWG No. 22 diferentes colores; pelador de alambre;
alicate de punta
• Fuente de Voltaje C.C. regulada de 5 Voltios; Multímetro. Osciloscopio
III. CUESTIONARIO PREVIO:
o Para ser enviado como Informe Previo, vía el classroom, antes de la clase
práctica, junto con las simulaciones y comentarios de los circuitos
o Presentar sus circuitos en la clase práctica experimental.
1. Explicar el funcionamiento del circuito codificador de teclado decimal al código BCD
con el 74LS147.
El 74LS147 funciona como un decodificador de prioridad de decimal a BCD. Cuenta con
9 entradas activas en BAJO que representan los números 1 al 9 y produce un código BCD
inverso correspondiente a la entrada activa con el número mayor.
Para asegurar que cuando 2 o más entradas se activen el código de salida corresponderá a
la entrada que tiene asociado el mayor de los números
Las salidas normalmente serán ALTAS cuando ninguna de las entradas se active ->
condición de entrada 0 decimal.
Para que las salidas invertidas pasen a BCD normal se usa un inversor.
2. Analizar la operación del decodificador 74LS47 (74LS48) y su uso con un display de
siete segmentos de ánodo común (cátodo común).
El circuito integrado 74LS47 es un decodificador de BCD a 7 segmentos, estas salidas
pueden ir conectadas a un display ya que este tambien posee 7 entradas que deben de
prender o apagar una parte del display.
Circuito 74LS47 conectado a un display de ánodo común
Tabla de verdad del 74LS47
3. Cómo hallaría experimentalmente cada uno de los terminales de un display de siete
segmentos de ánodo común. ¿Y si fuese de cátodo común?
El display es una forma de representar caracteres en equipos electrónicos. Esta
conformado por siete segmentos que se pueden encender o apagar individualmente.
Ánodo o cátodo común, los dos tipos de display de 7 segmento. Un diodo funciona de
uuna manera muy particular, solo permite fluir la corriente a través de el en un solo
sentido, de ánodo a cátodo. Un LED no deja de ser un diodo con otra particularidad, que
emite luz.
Si es un display de ánodo común a cada entrada se le colocaría un nivel Bajo, de esta
manera poder saber que segmento se enciende y así saber la letra de cada terminal del
display. De la misma forma seria para el cátodo común, pero en este caso se colocaría a
cada entrada un nivel ALTO.
4. Dibuje el diagrama lógico de un decodificador completo de 2 bits. Repita para un
decodificador de 3 bits. Utilize compuertas lógicas básicas.
DIAGRAMA DE UN DECODIFICADOR COMPLETO DE 2 BITS
TABLA DE VERDAD
DIAGRAMA DE UN DECODIFICADOR COMPLETO DE 3 BITS
TABLA DE VERDAD
5. Verificar el funcionamiento del decodificador 74LS138, del 74LS139 y del 74LS154.
Identifique los terminales.
Decodificador 74LS138
74LS138 es un circuito integrado “CI” con encapsulado DIP de 16 pines, es de la
familia '74xx' de puertas lógicas TTL. Está diseñado para decodificar o desmultiplexar
aplicaciones y viene con configuración de 3 entradas a 8 salidas.
¿Para qué sirve el 74LS138?
Sirve para decodificación de memoria o enrutamiento de datos de alto rendimiento, que
requieren tiempos de retardo de propagación muy cortos. En los sistemas de memoria
de alto rendimiento, estos decodificadores pueden usarse para minimizar los efectos de
la decodificación del sistema.
Características
Decodificador 74LS138
El SN74LS139AN es un decodificador /demultiplexor dual de 2 líneas a 4 líneas,
circuito TTLMSI con Schottky,-clamp, diseñado para usarse en decodificación de
memoria de alto rendimiento o aplicaciones de enrutamiento de datos que requieren
tiempos de retardo de propagación muy cortos. En sistemas de memoria de alto
rendimiento, estos decodificadores se pueden usar para minimizar los efectos de la
decodificación del sistema. Cuando se emplean memorias de alta velocidad que utilizan
un circuito de habilitación rápida, los tiempos de retardo de estos decodificadores y el
tiempo de activación de la memoria suelen ser menores que el tiempo de acceso típico
de la memoria. Esto significa que la demora efectiva del sistema introducida por el
decodificador del sistema fijado con Schottky es insignificante.
Decodificador 74LS139
74LS154 (Decodificador de 4 líneas a 16 líneas)
Este componente es capaz de decodificar 4 entradas proporcionando 16 distintas salidas.
Está compuesto de dos decodificadores octales unidos en Paralelo. Siendo A, B, C, D
las cuatro entradas. La función de demultiplexación se realiza utilizando las 4 líneas de
entrada para direccionar la salida, pasando la información por una de las entradas
estroboscópicas con otra salida estroboscópica baja. Cuando cualquiera de las entradas
estroboscópicas es alto, todas las salidas serán altas. Estos demultiplexores son
idealmente adecuados para implementar descodificación de memoria de alto
rendimiento. Todas las entradas están protegidas y los diodos clamping de entrada son
proporcionados para minimizar los efectos de la línea de transmisión y, por lo tanto,
simplificar el diseño del sistema.
6. Analizar la operación del decodificador 74LS155 como un decodificador dual 2 x 4 y
también como un decodificador simple de 3 x 8.
El 74LS155 es un circuito monolítico TTL que cuenta con un demultiplexor doble de 1
a 4 líneas con luces estroboscópicas individuales y entradas de direcciones binarias
comunes. Cuando ambas secciones están activadas por las luces estroboscópicas, las
entradas de direcciones binarias comunes seleccionan y enrutan de forma secuencial los
datos de entrada asociados a la salida apropiada década sección. Las luces
estroboscópicas individuales permiten activar o inhibir cada una de las secciones de 4
bits como se desee. Los datos aplicados a la entrada 1C invierten en sus salidas y los
datos aplicados en 2C \ no se invierten a través de sus salidas. El inversor que sigue a la
entrada de datos 1C permite su uso como decodificador de 3 a 8 líneas o demultiplexor
de 1 a 8 líneas sin conexión externa. Los diodos de sujeción de entrada se proporcionan
en todos estos circuitos para minimizar los efectos de la línea de transmisión y
simplificar el diseño del sistema.
7. Indique la forma de utilización de un decodificador para generar una función lógica
determinada.
8. Diseñar las siguientes funciones lógicas de una o más salidas, usando decodificadores
74138 ó 74139 ò 4155, y compuertas NAND (7410, 7420, 7430) u otros CI:
a) F1 = /X Y + X /Y /Z
X Y Z F1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 0
b) F2 = Σa, b, c, d (2,4,6,14)
D C B A F2
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
c) F3 = Σw, x, y (1,3,5,6) y G3 = Σw, x, y (2,3,4,7)
W(C) X(B) Y(C) F3
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
W(C) X(B) Y(C) G3
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
d) F4 = Σw, x, y, z (0,1,2,3,5,7,11,13)
W (D) X (C) Y (B) Z (A) F4
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0
9. En la figura adjunta:
IMPLEMENTACIÓN EN PROTEUS
Reemplazar el decodificador 74138 por el decodificador 74154. Utilize en este caso
las 4 salidas del decodificador 74147.
10. Implemente la función f (w1,w2,w3) = Σ (0, 1, 3, 4, 6, 7) con un decodificador binario
tres a ocho y una compuerta OR.
W1(C) W2(B) W3(A) F
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
B. Comparador de magnitud
1. Diseñar y explicar el funcionamiento de un circuito comparador de magnitud de 2 bits.
Comparador de 2 bit
Un circuito comparador binario compara dos entradas binarias (A y B de n bits) para
indicar la relación de igualdad o desigualdad entre ellas por medio de "tres banderas
lógicas" que corresponden a las relaciones A igual B, A mayor que B y A menor que B.
2. a) Explicar y verificar el funcionamiento de un circuito comparador de 4 bits ( CI
74LS85)
El comparador binario 74LS85 es un circuito integrado que compara dos valores
binarios (A & B) de 4 bits, tiene tres salidas como resultado de la comparación las
cuales son A>B, A<B & A=B. Las salidas dependen de la comparación realizada con
las magnitudes de los valores de entrada.
FUNCIONAMIENTO DEL CIRCUITO COMPARADOR 74LS85
C. Generador de Paridad
1. Explicar el funcionamiento de un circuito generador de paridad. Explique el caso de
paridad par o impar
Así pues, es necesario diseñar un sistema que genere el bit de paridad a añadir al
paquete de información y otro sistema que compruebe la paridad en el receptor. A este
tipo de circuitos se les denomina Generador de paridad y Comprobador de paridad,
respectivamente.
2. Explicar el funcionamiento de un circuito detector de paridad. Explique el caso para
paridad par o impar.
3. Verificar el funcionamiento del circuito generador de paridad par de 2 bits mostrado en
la figura:
Supongamos que se desea transmitir un paquete de información compuesto por dos bits
(A1 A0) y que el acuerdo preestablecido es la utilización de paridad par. En ese caso, la
tabla de verdad y el circuito correspondiente son los mostrados en la Figura 125. Figura
125 Siguiendo el mismo razonamiento, si el paquete de información a enviar debe
contener tres bits (A2 A1 A0), la tabla de verdad par el diseño del circuito sería la
desarrollada en la Figura.
Siguiendo el mismo razonamiento, si el paquete de información a enviar debe contener
tres bits (A2 A1 A0), la tabla de verdad par ael diseño del circuito sería la desarrollada
en la Figura.
Una vez generado el bit de paridad, se añade al paquete a transmitir tal y como se
muestra en la figura.
4. Diseñar e implementar dos circuitos: un generador de paridad para una palabra de tres
bits (A2A1A0), que genere un bit de paridad P = 1 para paridad par (cantidad de bits 1
transmitidos debe ser par), y un verificador de paridad que genere un bit de error E = 1
en el caso que la palabra transmitida, incluyendo el bit de paridad (A2A1A0P),
contenga un bit errado.
5. Explicar el funcionamiento del circuito generador y detector de paridad 74LS280
Un circuito comercial es el 74280 y puede utilizarse tanto como generador como
comprobador de paridad haciendo un uso adecuado de sus entradas y salidas. Su tabla
de funcionamiento y encapsulado se presentan en la figura y en el siguiente apartado se
analizará su utilidad a través de una aplicación.
