ARQUITECTURA DE LOS SISTEMAS
BASADOS EN MICROPROCESADOR
• Historia • Memoria
• Bloques funcionales • Entrada / Salida
• Dimensionamiento • Ejemplo de
• Estructura CPU arquitectura: Intel8086
• Concepto de programa • Ejemplo de sistema
• Interrupciones basado en µP: PC
• Buses
FIG 1.1. Babbage (1791-1871 ) FIG 1.2. Hollerith (1860-1929)
FIG 1.3. Von Neumann (1903 – 1957)
1947 Efecto transistor
1964 Lenguaje BASIC
1967 Primer disco magnético
1971 Primer µP en un solo C.I.
1974 Primer S.O. (CP/M) FIG 1.4. Evolución de la informática
1975 Nacimiento Micro-Soft
1981 MS-DOS
1985 Windows
FIG 1.5. Arquitectura de Von Neumann
FIG 1.9. Juego de instrucciones
FIG 1.6. Flujo de la información
FIG 1.7. Buses del sistema
FIG 1.8. Arquitectura de Símplez
Estructura de la CPU
FIG 1.10. Ejemplos de programas para Símplez
CPU
Computador Unidad
Registros aritmético-
E/S lógica
Bus del
CPU
sistema
Interconexión
Memoria interna de la
CPU
Unidad de
control
Unidad de Control
Estructura de la unidad de control
Unidad de control
CPU
Lógica
ALU secuencial
Unidad
Bus de
interno control
Registros y
Registros decodificadores de
la unidad de control
Registro de Instrucciones
Código Modo Campo
Memoria Instrucción = de + de + de
de control Operación Direccionamiento Direcciones
C.O. M.D. C.D.
Unidad Aritmético-Lógica: ALU Estructura de la máquina de von
Neumann
Unidad aritmético-
lógica
Equipos de E/S
Memoria
principal
Unidad de control
de programa
Descripción General
Componentes del computador:
esquema de dos niveles
CPU
Memoria
PC MAR
Instrucción
IR MBR Instrucción
Instrucción
E/S AR
E/S BR Datos
Datos
Datos
Módulo de E/S
Datos
PC = Contador de programa
IR = Registro de instrucción
MAR = Registro de dirección de memoria
MBR = Registro de buffer de memoria
E/S AR = Registro de dirección de E / S
Registros
E/S BR = Registro buffer de E / S
Concepto del programa Ciclo de instrucción básico
• Los sistemas cableados no son flexibles. • Dos pasos:
• El harware de uso general puede realizar – Fetch (Captación)
distintas funciones, según las señales de – Execute (Ejecución)
control aplicadas. Ciclo fetch Ciclo execute
• En lugar de configurar el hardware, se Captar la
proporciona un nuevo conjunto de señales INICIO siguiente
instrucción
Ejecutar la
instrucción PARADA
de control.
Ciclo fetch Ciclo execute
• El contador de programa (PC) contiene la dirección • Procesador- memoria
de la instrucción que se debe captar a continuación. – Transferencia de datos desde la CPU a la memoria.
• El procesador capta la instrucción que indica el PC • Procesador-E/S
desde la memoria. – Transferencias de datos entre la CPU y un módulo de
E/S.
• El registro PC se incrementa,
• Procesamiento de datos
– a no ser que se indique lo contrario.
– Realización de alguna operación aritmética o lógica con los
• Esta instrucción se carga en el registro de instrucción datos.
(IR). • Control
• El procesador interpreta la instrucción y lleva a cabo – Alteración de la secuencia de ejecución.
la acción requerida. – Ejemplo: la instrucción de salto
• Combinación de estas acciones
Interrupciones
Ejemplo de ejecución • Mecanismo mediante el que otros módulos
Memoria Registros de la CPU Memoria Registros de la CPU
(Ejemplo: E/S) pueden interrumpir el
procesamiento normal de la CPU.
300 1940 300 PC 300 1940 300 PC
301 5941 AC 301 5941 0003 AC
302 2941 1940 IR 302 2941 1940 IR
940 0003 940 0003
• Programa
Paso 1
941 0002 Paso 2
941 0002
– Ejemplo: desbordamiento aritmético (“overflow”), división
Memoria Registros de la CPU
por cero
Memoria Registros de la CPU
• Temporización
300 1940 301 PC
300 1940 300 PC
301 5941 0005 AC
301 5941 0003 AC
302 2941 5941 IR
– Generadas por un temporizador interno al procesador.
302 2941 5941 IR
940 0003
– Permite realizar ciertas funciones de manera regular.
940 0003 316 + 216 = 516
941 0002
941 0002 Paso 4
Paso 3
300
Memoria
1940
Registros de la CPU
302 PC
300
301
Memoria
1940
Registros de la CPU
302 PC
AC
• E/S
5941 0005
301
302
5941
2941
0005
2941
AC
IR
302 2941 2941 IR – Generadas por un controlador E/S.
940
941
0003
0002 Paso 6
940
941
0003
0002
• Fallo de hardware
Paso 5
– Ejemplo: error de paridad en la memoria
Ciclo de interrupción
Flujo de control de un programa • Añadido al ciclo de instrucción.
Programa
de usuario
Programa
de E/S
Programa
de usuario Programa
de E/S
Programa
de usuario Programa
de E/S
• El procesador comprueba si se ha generado alguna
interrupción,
Orden de Orden de Orden de
– indicada por la presencia de una señal de interrupción.
E/S E/S E/S
• Si no hay señales de interrupción, capta la siguiente
instrucción.
Gestor de
interrupción
Gestor de
interrupción
• Si hay alguna interrupción pendiente:
– Se suspende la ejecución del programa en curso
– Guarda su contexto
– Carga el PC con la dirección de comienzo de una rutina de
gestión de interrupción
– Proceso interrumpido
– Volver a almacenar el contexto y continuar con el programa
(a) Sin interrupción (b) Interrupción, espera de E/S corta ( c) Interrupción, espera de E/S larga
interrumpido
Interrupciones múltiples Buses
• Interrupciones inhabilitadas • Existe una serie de sistemas de interconexión.
– El procesador puede y debe ignorar la señal de • Las estructuras sencillas y múltiples son las más
petición de interrupción si se produce una interrupción comunes.
en ese momento.
– La interrupción se mantiene pendiente y se examinará • Ejemplo: control/dirección/bus de datos (PC)
una vez se haya activado la primera interrupción.
– Las interrupciones se manejan en un orden secuencial • Es un medio de transmisión entre dos o más
estricto. dispositivos.
• Definir prioridades • Suele constituirse en grupos:
– Una interrupción de prioridad más alta puede – Un bus está constituido por varios caminos de
interrumpir a un gestor de interrupción de prioridad comunicación, o líneas.
menor.
– Ejemplo: un dato de 8 bits puede transmitirse mediante
– Cuando se ha generado la interrupción de prioridad ocho líneas del bus
más alta, el procesador vuelve a la interrupción previa.
Bus de datos Bus de dirección
• Transmite datos. • Designa la fuente o destino del dato.
– A este nivel no existe diferencia alguna entre • Ejemplo: cuando el procesador desea leer una
“datos” y “instrucciones”. palabra (datos) de una determinada parte en la
memoria.
• La anchura del bus es un factor clave a la
• La anchura del bus determina la máxima
hora de determinar las prestaciones.
capacidad de memoria posible en el sistema.
– 8, 16, 32, 64 bits. – Ejemplo: 8080 tiene un bus de dirección de 16 bits, lo
que supone 64k de espacio para direcciones
Esquema de interconexión
Bus de control
mediante un bus
• Información sobre señales de control y
sobre temporización:
– Señal de escritura/lectura en memoria. CPU Memoria Memoria E/S E/S
– Petición de interrupción.
– Señales de reloj.
Líneas de control
Líneas de dirección Bus
Líneas de datos
Arquitectura de bus tradicional Tipos de buses
Bus local
Procesador Cache
• Dedicados
– Uso de líneas separadas para direcciones y para datos.
Controlador
local de E/S • Multiplexados
Memoria – Uso de las mismas líneas.
principal
– Línea de control de dirección válida o de datos válida.
Bus del sistema
– Ventaja: uso de menos líneas.
Red Interfaz con el Serie – Desventajas:
bus de • Se necesita una circuitería más compleja.
SCSI Modem
expansión
• Posible reducción de las prestaciones.
Bus de expansión
Memoria Principal - Organización Interna
Jerarquía de memoria
Registros
• Registros
• Cache nivel 1
Memoria interna o principal
• Cache nivel 2
• Memoria principal
• Cache de disco
• Disco
Memoria externa
• Memoria óptica
• Cintas
Memoria Principal - Direccionamiento
Organización
• Un chip de 16Mbits podría estar estructurado en 1
Mpalabras de 16 bits.
• Un sistema de “un bit por chip” tiene 16 lotes de
un chip de 1 Mbits, por lo que por cada chip
corresponde 1bit de cada palabra y así,
sucesivamente.
• Un chip de 16 Mbits puede estar estructurado en
cuatro matrices cuadradas de 2048 x 2048
elementos.
Direccionamiento cableado Direccionamiento cableado
– Reduce el número de terminales de dirección.
en dos direcciones en tres direcciones • Direccionamiento de filas y de columna multiplexado.
• 11 terminales de dirección (211=2.048).
• Una terminal más duplica el rango de los valores, así que la
capacidad se multiplica por cuatro.
DRAM típica de 16 Mb (4M x 4) Cache
Temporización y control • Cantidad pequeña de memoria rápida.
• Está entre la memoria principal normal y la CPU.
Contador
de
• Puede localizarse en el chip o módulo de la CPU.
refresco
Transferencia de bloques
Deco-
difica-
Transferencia de palabras
Buffer de Matriz
direcciones dor
de de memoria
de filas (2048 x 2048 x 4)
filas
Memoria
Buffer principal
Buffer de de entrada
direcciones Amplificadores de datos
de columnas de lectura
y puerto de E/S Buffer
de salida
Descodificador de datos
de columnas
Operación de la cache Técnicas de E/S
• La CPU solicita contenidos de la localización de • Programada
memoria.
• Comprueba la cache para estos datos.
• Mediante interrupciones
• Si está, la obtiene de la cache (rápidamente). • Acesso directo a memoria (DMA)
• Si no está, lee el bloque requerido a partir de la
memoria principal hasta la cache.
• Después, de la cache los entrega a la CPU.
• La cache incluye etiquetas para identificar qué
bloque de la memoria principal está en cada ranura
de la cache.
E/S programada E/S mediante interrupciones
• La CPU no tiene que esperar.
• La CPU tiene control directo sobre la E/S
– Comprobación del estado del dispositivo • No se repite la comprobación del sistema.
– Órdenes de lectura/escritura • El módulo E/S envía una interrupción cuando
– Transferencia de datos está listo.
• La CPU espera a que el módulo E/S acabe
la operación
• Hace perder tiempo a la CPU
Identificación del módulo que Identificación del módulo que
interrumpe (1) interrumpe (2)
• Diferentes líneas para cada módulo • Conexión en cadena o consulta hardware
– La línea de reconocimiento de interrupción se conecta
– PC encadenando los módulos.
– Limita el número de dispositivos – El módulo que responde coloca un vector en el bus.
– La CPU emplea el vector para identificar la rutina de
• Consulta software servicio.
– La CPU consulta a cada módulo • Arbitraje de bus
– Resulta lenta – El módulo debe disponer del control del bus antes de
lograr la interrupción.
– Ej: bus PCI y puerto SCSI
Ejemplo: bus de PC Secuencia de acontecimientos
• El 80386 tiene sólo una línea de petición de • El 8259A acepta la interrupción.
interrupción. • El 8259A determina la prioridad.
• Los sistemas basados en el 80386 emplean un • El 8259A activa la señal 8086 (sitúa la señal
árbitro de interrupciones 82C59A. INTR en la línea adecuada).
• El 82C59A tiene 8 líneas de interrupción. • El procesador reconoce la señal.
• El 8259A coloca el vector apropiado en el
bus de datos.
• El procesador procesa la interrupción.
Diseño de interrupción del PC Acceso directo a memoria
8259A 8086 • La E/S programada y con interupciones
IRQ0 necesita la intervención directa de la CPU.
IRQ1 – La velocidad de transferencia es limitada.
IRQ2
IRQ3 INTR
– La CPU permanece ocupada mucho tiempo.
IRQ4 • El DMA es la solución.
IRQ5
IRQ6
IRQ7
Funcionamiento del DMA Mecanismo del DMA
• Requiere un módulo adicional (hardware) • La CPU envia una orden al módulo de DMA:
– Lectura/Escritura
en el bus.
– Dirección del dispositivo
• El módulo del DMA obtiene el control de la – Dirección inicial de memoria para datos
CPU para transferir datos. – Cantidad de datos que hay que transferir
• La CPU continua con otro trabajo.
• El módulo del DMA realiza la transferencia.
• El módulo del DMA envía una señal de
interrupción cuando ha acabado.
Intel 8086
PC
