Xilinx Clock Wizard注意事项

以下博客有比较详细的介绍： 分频IP介绍：http://blog.sina.com.cn/s/blog_9d3389b60102xfsr.html

本文探讨了使用clk_wizard IP核生成精确时钟的方法，相比直接使用晶振更稳定且能实现分频/倍频。文章分三部分：1)目标与实现时钟相同时的配置方法，展示无误差情况；2)当目标时钟无法直接生成时，采用中间时钟(100MHz)辅助生成精确时钟(148MHz)的两级IP方案；3)通过Verilog代码和Modelsim仿真验证了40MHz和148MHz时钟输出的准确性，后者可精确到小数点后三位。结果表明该方法能有效解决PLL生成特定频率时的误差问题。

clock wizard 生成VHDL例化

ZYNQ PS端 通过 AXI4Lite 接口配置 Clocking Wizard IP核输出时钟频率

原因如下：与PLL输出时钟驱动的逻辑单元需要保持复位状态，直到PLL的LOCKED信号输出拉高为时，此刻表明时钟被锁定，PLL处于稳定的状态，因此LOCKED在设计常会用作复位信号。MMCM和PLL是在FPGA设计中不可避免需要使用到的时钟资源，对于其功能及使用方法的理解是正确进行FPGA设计的前提。clk_in 输入时钟，一般为班上晶振引入时钟或者serdes恢复时钟以及其他专用时钟引脚输入时钟；时钟IP会自动在综合实现中生成相应的时钟约束，因此不需要在约束文件中在对相关时钟进行时钟约束。

Xilinx 7系列原语使用——时钟相关 BUFG，IBUFG，BUFGP，IBUFGDS等含义以及使用

“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。本文总结了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法，并强调了应用中的注意事项。目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了...

原理：Fout=Fvoc/Divide，VCO频率最低600MHz，因为CLKOUT4_CASCADE勾选，所以clk_out5和clk_out7的除数级联，因此clk_out5输出频率最低为600MHz/128/128=0.036MHz。

在FPGA PL端或PS端能动态配置时钟输出，时钟频率、相位、占空比可控。

clocking wizard IP核使用讲解 IP核界面如图，我使用的FPGA是ZCU208。 时钟选项如上图，Primitive选项里面： 1、MMCM：混合模式时钟管理器 2、PLL：锁相环 PLL和MMCM区别 :最大的区别MMCM可以实现动态调整,PLL没有办法实现动态调整 值得注意的点如下： 在这里是对输入时钟的选择，也就是FPGA开发板上的时钟选择，因为我使用的是ZCU208，这个开发板使用的时钟的差分输入时钟，因此Source选项就只有Differential clock capabl

vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配 一、问题描述： 使用clock_wizard创建一路时钟，连接到了各个模块，时钟频率设置为300M，编译固件无报错且固件下板子后功能正常；接下来修改时钟为200M，开始编译，报错：ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /proc_sys_reset_0/slowest_sync_clk(300000000) and /clk_wiz

在移植AX7035的ddr3读写到XME0712（相同芯片）板上时遇到 报错： （有提示约束方法） [Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file

我出现了第一种，是在配置 ddr 时使用的 mmcm 的报错，mmcm(Clocking Wizard) 的 Clock Options/Input Clock Information 里的 Source 配置了 Single ended clock capable pin，然后就出错了。时钟引脚用的是带有MRCC标志的，也就是 I/O Planning 里的六边形的引脚。如果此设计可接受此次优条件，则可以使用.xdc文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为“警告”。

管脚所在时钟区域X7Y6，这是需要注意，把所有的MMCM高亮，而且19P的MMCM的后缀并不是他所在的区域，这个具体什么意思我还没时间深究，我刚开始也以为是他的区域导致我以为X7Y6没有MMCM，但是后面高亮之后找到了，就是MMCM_X1Y2如下图，该时钟区域里面包含一个MMCM，即MMCM_X1Y6。接着会报出你的路径吗，一个是你的PLL的路径，一个是你的输入的IO的路径。因为工作比较忙，所以后面就写的比较简略了，最基本的操作会在我前面的文章里面有的，大家有疑问可以看看我前面的文章。

[Place 30-150] Sub-optimal placement for an MMCM-BUFG component pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to ...