FPGA实现AXI4总线的读写_如何写axi4逻辑

最新推荐文章于 2025-05-29 09:24:30 发布

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分类专栏： FPGA 文章标签： fpga开发 fpga

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FPGA实现AXI4总线的读写_如何写axi4逻辑

一、AXI4 接口描述

通道	信号	源	信号描述
全局信号	aclk	主机	全局时钟
	aresetn	主机	全局复位，低有效
写通道地址与控制信号通道	M_AXI_WR_awid[3:0]	主机	写地址ID，用来标志一组写信号
	M_AXI_WR_awaddr[31:0]	主机	写地址，给出一次写突发传输的写地址
	M_AXI_WR_awlen[7:0]	主机	突发长度，给出突发传输的次数
	M_AXI_WR_awsize[2:0]	主机	突发大小，给出每次突发传输的字节数
	M_AXI_WR_awburst[1:0]	主机	突发类型
	M_AXI_WR_awlock	主机	总线锁信号，可提供操作的原子性
	M_AXI_WR_awcache[3:0]	主机	内存类型，表明一次传输是怎样通过系统的
	M_AXI_WR_awprot[2:0]	主机	保护类型，表明一次传输的特权级及安全等级
	M_AXI_WR_awqos[3:0]	主机	质量服务QoS
	M_AXI_WR_awvalid	主机	有效信号，表明此通道的地址控制信号有效
	M_AXI_WR_awready	从机	表明“从”可以接收地址和对应的控制信号
写通道数据通道	M_AXI_WR_wdata[63:0]	主机	写数据
	M_AXI_WR_wstrb[7:0]	主机	写数据有效的字节线，用来表明哪8bits数据是有效的
	M_AXI_WR_wlast	主机	表明此次传输是最后一个突发传输
	M_AXI_WR_wvalid	主机	写有效，表明此次写有效
	M_AXI_WR_wready	从机	表明从机可以接收写数据
写通道响应通道	M_AXI_WR_bid[3:0]	从机	写响应ID TAG
	M_AXI_WR_bresp[1:0]	从机	写响应，表明写传输的状态
	M_AXI_WR_bvalid	从机	写响应有效
	M_AXI_WR_bready	主机	表明主机能够接收写响应
读通道地址与控制信号通道	M_AXI_RD_arid[3:0]	主机	读地址ID，用来标志一组写信号
	M_AXI_RD_araddr[31:0]	主机	读地址，给出一次写突发传输的读地址
	M_AXI_RD_arlen[7:0]	主机	突发长度，给出突发传输的次数
	M_AXI_RD_arsize[2:0]	主机	突发大小，给出每次突发传输的字节数
	M_AXI_RD_arburst[1:0]	主机	突发类型
	M_AXI_RD_arlock[1:0]	主机	总线锁信号，可提供操作的原子性
	M_AXI_RD_arcache[3:0]	主机	内存类型，表明一次传输是怎样通过系统的
	M_AXI_RD_arprot[2:0]	主机	保护类型，表明一次传输的特权级及安全等级
	M_AXI_RD_arqos[3:0]	主机	质量服务QOS
	M_AXI_RD_arvalid	主机	有效信号，表明此通道的地址控制信号有效
	M_AXI_RD_arready	从机