基于 Verilog 的经典数字电路设计（7）JK 触发器与 T 触发器

基于 Verilog 的经典数字电路设计（7）JK 触发器与 T 触发器

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• 引言
• 🌏 一、JK 触发器的 Verilog 代码实现和 RTL 电路实现
• 🌏 二、T 触发器的 Verilog 代码实现和 RTL 电路实现

引言

  呃...要不直接上代码吧，这两个触发器很少用的，大概看得懂就行了啦。

🌏 一、JK 触发器的 Verilog 代码实现和 RTL 电路实现

module JK_FF(
input wire Clk,
input wire J,
input wire K,
output reg Q
    );

// 公式
    always @(posedge Clk) begin
        Q <= (J&(~Q))|((~K)&Q);
    end

// 查找表
//    a