只有sv文件+Questasim来验证输出，将monitor加入到环境中 1，背景知识 2，代码修改注明+全部代码块分享 （1）pkt_data.sv ， ==对环境做了一些修改。== （2）pkt_dec.sv，该文件是空文件。没做修改 （3）pkt_drv.sv，文件没做修改。 （4）pkt_gen.sv，文件没做修改。 （5）pkt_if，==文件做出部分修改。== （6）==增加了pkt_mon.sv文件。== （7） test.sv，==文件修改了==。 （8）top.sv，文件没修改。 3，Questasim验证输出波形 （1）compile all （2）simulation 1，背景知识 参考文献： 1，实验报告6-利用Modelsim搭建一个UVM验证平台并跑通程序显示波形 验证平台框架图 注明： monitor 是验证环境自动检查环节中必不可少的以这个组件，对错信息不能总是依赖波形确认，而是需要由验证环境自行检查，这需要monitor和checker加入，本次尝试加入monitor。 因此，有9个代码块。 2，代码修改注明+全部代码块分享 9个.sv文件分别是： 0，environment.sv 1，pkt_data.sv 2，pkt_dec.sv 3，pkt_drv.sv 4，pkt_gen.sv 5，pkt_if
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本文介绍了如何在Verilog的UVM验证环境中添加Monitor组件，详细阐述了pkt_mon.sv文件的创建和修改，包括环境的修改、Monitor的属性和任务，以及如何在Questasim中进行编译和仿真验证。
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