task2：Verilog编写的设计模块在模块内部直接调用task

参考文献：
1，练习七-在Verilog中使用任务task

1，概念

在模块设计中，直接在内部模块使用调用task任务，然后通过task任务中的变量（包括：输入和输出）来调用task任务的工作。

2，模块设计

2.1，RTL设计

//
//	针对一个 task 来写一个模块调用
module	mod_use_task(	//	加法器
input				i_rst,
input				i_clk,
input	[1:0]		a,
input	[1:0]		b,

output	reg [2:0]		out
);

reg	[1:0]			cnt;
reg	[7:0