fpga串口接收

### FPGA串口接收实现方法 #### 1. 系统概述 FPGA中的串口接收功能通常用于将外部设备传输过来的串行数据转换为并行数据以便进一步处理。整个过程涉及多个阶段，包括检测起始位、采样数据位、识别停止位等[^1]。 #### 2. 接收模块设计 ##### (a) 起始位检测 当串口通信开始时，发送方会先发出一个低电平作为起始位。接收端通过监测输入信号的变化来捕获这个起始位。为了提高可靠性，可以采用双级触发器结构消除亚稳态问题[^1]。 ```verilog always @(posedge clk or negedge reset_n) begin if (!reset_n) begin start_bit_detected <= 0; data_reg <= {DATA_WIDTH{1'b1}}; end else begin // 双沿锁存机制 meta_data <= input_signal; sync_data <= meta_data; if (~sync_data && prev_sync_data) begin start_bit_detected <= 1; // 检测到下降沿 end else begin start_bit_detected <= 0; end prev_sync_data <= sync_data; end end ``` ##### (b) 数据位采样 一旦确认了起始位的存在，则按照波特率定时器设定的时间间隔依次采集后续的数据位。一般情况下，会在每位中间时刻进行采样以获得更精确的结果[^1]。 ```verilog // 假设每比特持续时间为N个系统时钟周期 integer bit_count; reg [7:0] received_byte; always @(posedge clk or negedge reset_n) begin if (!reset_n) begin bit_count <= 0; receiving_flag <= 0; received_byte <= 8'hFF; end else if(start_bit_detected) begin receiving_flag <= 1; bit_count <= 0; end else if(receiving_flag && count == BIT_PERIOD/2) begin case(bit_count) 0 : received_byte[0] <= sync_data; 1 : received_byte[1] <= sync_data; ... default : ; endcase bit_count <= bit_count + 1; if(bit_count >= DATA_BITS-1) begin receiving_flag <= 0; end end end ``` ##### (c) 停止位校验 最后一步是对结束标志进行核查。正常状况下，最后一个传送的是高电平状态；如果不匹配则表明出现了错误情况[^1]。 ```verilog wire stop_bit_error = |(received_stop_bits & ~expected_stop_value); assign rx_done_pulse = !receiving_flag && previous_receiving_state; previous_receiving_state <= receiving_flag; ``` #### 3. 测试与验证 开发完成后需构建TestBench来进行功能性测试，并利用实际硬件平台执行最终部署前的最后一轮检验工作。 ```verilog initial begin $dumpfile("uart_rx.vcd"); $dumpvars(0, uart_rx_tb); rstn = 0; #CLK_PER rstn = 1; repeat(10) @(posedge clk); tx_in = 1'b0; // Start Bit @(posedge clk); for(int i=0;i<8;i++)begin @(posedge clk); tx_in = test_pattern[i]; end @(posedge clk); tx_in = 1'b1; // Stop Bit #CLK_PER*BIT_TIME $finish; end ```