vivado读取浮点小数

时间: 2025-02-16 14:49:29 浏览: 133
Vivado是一款由Xilinx公司推出的集成设计环境，主要用于FPGA的设计、仿真和调试。读取浮点小数在Vivado环境中通常涉及将外部数据源（如文件或其他硬件模块）中的浮点数值导入到FPGA项目中进行处理。 ### Vivado读取浮点小数的一般步骤 1. **选择合适的数据表示形式** 浮点数一般采用IEEE 754标准格式，该标准定义了单精度(32位)和双精度(64位)两种常见的浮点数类型。你需要确认输入数据是否遵循此标准，并据此设置后续操作。 2. **通过AXI接口或DMA传输数据** 如果是从处理器系统传递给PL端，则可以利用Zynq SoC内部的AXI总线完成；对于更大规模的数据集，建议考虑使用DMA控制器加速过程。 3. **编写IP核或者HLS代码** - 使用Vivado HLS (High-Level Synthesis)工具从高级语言描述直接生成RTL级网表。例如可以用C/C++编写函数解析二进制流并转换成所需的定点型或继续保留为浮点运算。 - 构建自定义IP core来进行特定应用下的浮点计算任务，包括但不限于加减乘除等基本算术指令及更复杂的数学变换。 4. **验证与测试** 完成上述工作之后，在仿真阶段务必对整个流程进行全面检验，保证所有环节都能准确无误地对待浮点小数，避免因舍入误差等原因导致结果偏差过大影响最终性能。 ### 示例：简单浮点累加器 假设我们想创建一个简单的IP来接收一系列来自DDR内存存储区内的浮点值并将它们逐一相加以获得总和。那么首先需要确定好接口规范——比如AXI Stream协议下每个周期传过来多少bit宽度的有效payload用于携带实际数字信息，接下来就是按照既定规则组织verilog/vhdl代码去逐一对这些包内容做解码累积求和直到遇到终止条件为止。 ---
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HLS中代码中除法为什么无法运行：#include "SmoothProfileOnXAxisMean.h" #define MAX_WINDOW_SIZE 33 #define HALF_MAX_WINDOW 16 #define II 1 // 每周期处理一个数据 // 使用18位定点数（10位整数 + 8位小数）替代浮点数 typedef ap_fixed<18, 10> fixed_t; typedef ap_fixed<24, 12> fixed_cache; void SmoothProfileOnXAxisMeanOptimize(hls::stream<float>& points_in_z, hls::stream<float>& smoothed_z, ap_uint<6> mean_win_size, float invalid_z ) { #pragma HLS PIPELINE II=1 #pragma HLS INTERFACE ap_ctrl_none port=return #pragma HLS INTERFACE axis port=points_in_z #pragma HLS INTERFACE axis port=smoothed_z #pragma HLS INTERFACE ap_none port=mean_win_size #pragma HLS INTERFACE ap_none port=invalid_z // 循环缓冲区 - 使用定点数提高时序性能 static fixed_t buffer[MAX_WINDOW_SIZE]; #pragma HLS ARRAY_PARTITION variable=buffer in complete dim=1 static ap_uint<1> win[MAX_WINDOW_SIZE]; #pragma HLS ARRAY_PARTITION variable=win in complete dim=1 // 读取输入并转换为定点数 float in_val_float = points_in_z.read(); fixed_t in_val = in_val_float; fixed_t invalid_z_fixed = invalid_z; for (int i = 1; i < MAX_WINDOW_SIZE; i=i+1) { #pragma HLS UNROLL buffer[i] = buffer[i - 1]; win[i] = win[i-1]; } buffer[0] = in_val; win[0] = (in_val==invalid_z_fixed)?0:1; std::cout << "out0" << std::endl; static fixed_cache sum_buffer0[11]; static fixed_cache sum_win0[11]; for (int i = 0; i < 11; i=i+1) { #pragma HLS UNROLL sum_buffer0[i] = buffer[i * 3] + buffer[i * 3+1] + buffer[i * 3+2]; sum_win0[i] = win[i * 3] + win[i * 3+1] + win[i * 3+2]; } std::cout << "out1" << std::endl; static fixed_cache sum_buffer1[3]; sum_buffer1[0] = sum_buffer0[0] + sum_buffer0[1] + sum_buffer0[2] + sum_buffer0[3]; sum_buffer1[1] = sum_buffer0[4] + sum_buffer0[5] + sum_buffer0[6] + sum_buffer0[7]; sum_buffer1[2] = sum_buffer0[8] + sum_buffer0[9] + sum_buffer0[10]; static fixed_cache sum_win1[3]; sum_win1[0] = sum_win0[0] + sum_win0[1] + sum_win0[2] + sum_win0[3]; sum_win1[1] = sum_win0[4] + sum_win0[5] + sum_win0[6] + sum_win0[7]; sum_win1[2] = sum_win0[8] + sum_win0[9] + sum_win0[10]; static fixed_cache sum_buffer2; sum_buffer2 = sum_buffer1[0] + sum_buffer1[1] + sum_buffer1[2]; static fixed_cache sum_win2; sum_win2 = sum_win1[0] + sum_win1[1] + sum_win1[2]; std::cout << "out2" << std::endl; static fixed_cache result; result = sum_buffer2 / sum_win2; std::cout << "out3" << std::endl; smoothed_z.write((float)result); }

// 读取输入并转换为定点数 float in_val_float = points_in_z.read(); fixed_t in_val = in_val_float; fixed_t invalid_z_fixed = invalid_z; // 移位：从后往前移，为新数据腾出位置0 for (int i = MAX_...

vivado万年历设计，下面代码还少了什么模块，麻烦补齐 module key_filter #(parameter WIDTH = 20'd99) //因为是仿真，所以该值要小一点。如果是下载到实物上，这个值就改为999_999 ( input sys_clk,sys_rest,key_in, output reg key_flag ); reg[19:0] CNT_20MS; always @(posedge sys_clk or negedge sys_rest) begin if(!sys_rest) CNT_20MS<=20'd0; else if(key_in==1'b1) //按键未按下为1 按下为0 CNT_20MS<=20'd0; else if(CNT_20MS==WIDTH) CNT_20MS<=WIDTH; else CNT_20MS<=CNT_20MS+1; end always @(posedge sys_clk or negedge sys_rest) begin if(!sys_rest) key_flag<=1'b0; else if(CNT_20MS==WIDTH-1) key_flag<=1'b1; else key_flag<=1'b0; end endmodule //按键驱动模块 //实现功能：检测按键并转换状态。按键按下为0 //输入信号：系统时钟、复位、翻页按键、数码管闪烁选择按键、加一按键 //输出信号：翻页选择状态、数码管闪烁选择状态、时分秒和年月日和闹钟时分秒的加一脉冲信号 //当按下翻页按键时，转换翻页状态、当按下数码管闪烁选择按键时转换当前数码管闪烁选择状态、当按下加一按键时生成每个部分的专属增一脉冲信号（秒分时....的增一信号都分开) //显示状态有三个（一共有三页）状态转换为：00-->01-->10 //数码管显示状态有四个（一个没选中和三个不同得选择）状态转换：00-->01-->10-->11(00是谁也没选的状态） module key_drive_module(system_clk,reset,key_turn,key_switch,key_add,flag_switch,flag_turn,second_add,minute_add,hour_add,day_add,month_add,year_add,alarm_second_add,alarm_minute_add,alarm_hour_add,select_sign); input key_turn,key_switch,key_add,system_clk,reset; output [1:0] flag_switch,flag_turn; output select_sign; output second_add,minute_add,hour_add,day_add,month_add,year_add,alarm_second_add,alarm_minute_add,alarm_hour_add; reg [3:0] flag_add=0; reg second_add,minute_add,hour_add,day_add,month_add,year_add,alarm_second_add,alarm_minute_add,alarm_hour_add; reg [1:0] flag_turn=0,turn_state=0,turn_next_state=0; //翻页状态机（分别是输出、现态、次态） reg [1:0] flag_switch=0,switch_state=0,switch_next_state=0;//当前选择数码管状态机 assign select_sign=(flag_add==4'b0000); //页面切换的状态机 //次态电路 always@(negedge key_turn or negedge reset) //敏感信号为页面切换按键(按下按键切换状态） 页面切换状态：00-->01-->10 begin if(!reset) turn_next_state=2'b00; else case(turn_state) 2'b00:turn_next_state=2'b01; 2'b01:turn_next_state=2'b10; 2'b10:turn_next_state=2'b00; default:turn_next_state=2'b00; endcase end //次态到现态转换 always@(posedge system_clk or negedge reset) begin if(!reset) turn_state<=2'b00; else turn_state<=turn_next_state; end //输出电路 always@(reset or turn_state) begin if(!reset) flag_turn= 2'b00; else case(turn_state) 2'b00:flag_turn=2'b00; 2'b01:flag_turn=2'b01; 2'b10:flag_turn=2'b10; default:flag_turn=2'b00; endcase end //数码管闪烁选择的状态机 //次态电路 always@(negedge key_switch or negedge reset) //敏感信号为选项切换按键(按下按键切换状态） 页面切换状态：00-->01-->10-->11 begin if(!reset) switch_next_state=2'b00; else case(switch_state) 2'b00:switch_next_state=2'b01; 2'b01:switch_next_state=2'b10; 2'b10:switch_next_state=2'b11; 2'b11:switch_next_state=2'b00; default:switch_next_state=2'b00; endcase end //次态-->现态转换 always@(posedge system_clk or negedge reset) begin if(!reset) switch_state<=2'b00; else switch_state<=switch_next_state; end //输出电路 always@(reset or switch_state) begin if(!reset) flag_switch= 2'b00; else case(switch_state) 2'b00:flag_switch=2'b00; 2'b01:flag_switch=2'b01; 2'b10:flag_switch=2'b10; 2'b11:flag_switch=2'b11; default:switch_next_state=2'b00; endcase end //增一选择项目 always@(turn_state or switch_state or reset) //敏感信号为当前页面状态、数码管闪烁选择状态（当选择项目变动时，增一选择项目也随之变化） begin if(!reset) flag_add=4'b0000;//0000代表空状态（都没选） else case(turn_state)//当前页面 2'b00: //第一页（时分秒） case(switch_state)//当前数码管闪烁选择 2'b00:flag_add=4'b0000; 2'b01:flag_add=4'b0001;//选中秒 2'b10:flag_add=4'b0010;//选中分 2'b11:flag_add=4'b0011;//选中时 endcase 2'b01: //第二页（年月日） case(switch_state) 2'b00:flag_add=4'b0000; 2'b01:flag_add=4'b0101;//选中日 2'b10:flag_add=4'b0110;//选中月 2'b11:flag_add=4'b0111;//选中年 endcase 2'b10: //第三页（闹钟） case(switch_state) 2'b00:flag_add=4'b0000; 2'b01:flag_add=4'b1001;//选中闹钟秒 2'b10:flag_add=4'b1010;//选中闹钟分 2'b11:flag_add=4'b1011;//选中闹钟时 endcase default:flag_add=4'b0000; endcase end //生成增一的专属信号 always@(key_add)//敏感信号为增一按键，当按键按下时，专属增一脉冲为0；当按键抬起时，专属增一脉冲为1； begin case(flag_add) 4'b0001:second_add=key_add; 4'b0010:minute_add=key_add; 4'b0011:hour_add=key_add; 4'b0101:day_add=key_add; 4'b0110:month_add=key_add; 4'b0111:year_add=key_add; 4'b1001:alarm_second_add=key_add; 4'b1010:alarm_minute_add=key_add; 4'b1011:alarm_hour_add=key_add; default:; //其它的都什么也不执行 endcase end endmodule //时钟模块 //实现功能：计时功能及其时钟设置功能 //输入信号：系统时钟、复位按键、时分秒年月日的加一信号 //输出信号：年月日和时分秒、秒脉冲 module clock(system_clk,reset,select_sign,second_add,minute_add,hour_add,day_add,month_add,year_add,second,minute,hour,day,month,year); input system_clk,reset,second_add,minute_add,hour_add,day_add,month_add,year_add; input select_sign; output [5:0] second;//最大59 output [5:0] minute;//最大59 output [4:0] hour;//最大23 output [4:0] day;//最大31 output [3:0] month;//最大12 output [6:0] year;//最大99 reg [31:0]p;//最大24999999 wire pulse_second;//秒脉冲 reg [5:0] second; reg [5:0] second_set; wire pulse_minute; //分脉冲 reg [5:0] minute; reg [5:0] minute_set; wire pulse_hour;//小时脉冲 reg [4:0] hour; reg [4:0] hour_set; wire pulse_day;//日脉冲 reg [4:0] day=5'd8; reg [4:0] day_set; reg [3:0] day_month; reg [6:0] day_year; wire pulse_month;//月脉冲 reg [3:0] month; reg [3:0] month_set; wire pulse_year;//年脉冲 reg [6:0] year; reg [6:0] year_set; always@(posedge system_clk or negedge reset)//敏感信号：系统时钟和复位 begin if(!reset) p<=0; else if(p==49999999) p<=0; else p<=p+1; end assign pulse_second=(p==49999999 && (select_sign==1'b1)); //秒脉冲 //秒部分 always@(posedge system_clk) begin if(!reset) second<=6'd35; else if(pulse_second) //秒脉冲 if(second>=59) second<=0; else second<=second+1; else if(!second_add) //增一信号 second<=second_set; else second<=second; end //分脉冲信号的生成 assign pulse_minute=(second==6'd59 && pulse_second==1'b1); //分脉冲 //秒设置 always@(negedge second_add) begin second_set=second; //先读取当前秒 if(second_set>=59) second_set=0; else second_set=second_set+1; end //分部分 always@(posedge system_clk) begin if(!reset) minute<=6'd24; else if(pulse_minute) if(minute>=59) minute<=0; else minute<=minute+1; else if(!minute_add) minute<=minute_set; else minute<=minute; end //小时脉冲的生成 assign pulse_hour=(minute==6'd59 && pulse_minute==1'b1); //小时脉冲 //分设置 always@(negedge minute_add) begin minute_set=minute; if(minute_set>=59) minute_set=0; else minute_set=minute_set+1; end //小时部分 always@(posedge system_clk) begin if(!reset) hour<=5'd16; else if(pulse_hour) if(hour>=23) hour<=0; else hour<=hour+1; else if(!hour_add) hour<=hour_set; else hour<=hour; end //天脉冲的生成 assign pulse_day=(hour==5'd23 && pulse_hour==1'b1); //小时的设置 always@(negedge hour_add) begin hour_set=hour; if(hour_set>=23) hour_set=0; else hour_set=hour_set+1; end //天部分 always@(posedge system_clk) begin if(!reset) day<=5'd8; else if(pulse_day) //天脉冲 if(month==1 || month==3 ||month==5 || month==7 || month==8 || month==10 || month==12) if(day>=31) day<=1; else day<=day+1; else if(month==4 || month==6 ||month==9 || month==11) if(day>=30) day<=1; else day<=day+1; else if(month==2 && (year%4==0)) if(day>=29) day<=1; else day<=day+1; else if(day>=28) day<=1; else day<=day+1; else if(!day_add) day<=day_set; else day<=day; end //月脉冲的生成 assign pulse_month=((day==5'd28 && month==4'd2 && (year%4!=0) && pulse_day==1'b1) ||(day==5'd29 && month==4'd2 && (year%4==0) && pulse_day==1'b1) ||(day==5'd30 && (month==4'd4 || month==4'd6 ||month==4'd9 || month==4'd11) && pulse_day==1'b1) ||(day==5'd31 && (month==4'd1 || month==4'd3 ||month==4'd5 || month==4'd7 || month==4'd8 || month==4'd10 || month==4'd12) && pulse_day==1'b1)); //天的设置 always@(negedge day_add) begin day_set=day; day_month=month; day_year=year; if(day_month==1 || day_month==3 ||day_month==5 || day_month==7 || day_month==8 || day_month==10 || day_month==12) if(day_set>=31) day_set<=1; else day_set<=day_set+1; else if(day_month==4 || day_month==6 ||day_month==9 || day_month==11) if(day_set>=30) day_set<=1; else day_set<=day_set+1; else if(day_month==2 && (day_year%4==0)) //闰年 if(day_set>=29) day_set<=1; else day_set<=day_set+1; else if(day_set>=28) day_set<=1; else day_set<=day_set+1; end //月部分 always@(posedge system_clk) begin if(!reset) month<=4'd12; else if(pulse_month) if(month>=12) month<=1; else month<=month+1; else if(!month_add) month<=month_set; else month<=month; end //年脉冲的生成 assign pulse_year=(month==4'd12 && pulse_month==1'b1); //月设置 always@(negedge month_add) begin month_set=month; if(month_set>=12) month_set=1; else month_set=month_set+1; end //年部分 always@(posedge system_clk) begin if(!reset) year<=7'd21; else if(pulse_year) if(year>=99) year<=0; else year<=year+1; else if(!year_add) year<=year_set; else year<=year; end //年设置 always@(negedge year_add) begin year_set=year; if(year_set>=99) year_set=0; else year_set=year_set+1; end endmodule //闹钟模块 //实现功能：设置闹钟，闹钟时间到时闹钟响1分钟 //输入信号：拨码开关（使能信号）、时钟模块的时分秒、按键驱动模块的时分秒专属增一脉冲信号 //输出信号：LED灯、蜂鸣器、当前的设置时间（给显示模块来显示） module alarm(sys_clk,reset,second,minute,hour,switch_alarm,alarm_second_add,alarm_minute_add,alarm_hour_add,led,beep,alarm_second,alarm_minute,alarm_hour); input sys_clk,reset,switch_alarm,alarm_second_add,alarm_minute_add,alarm_hour_add; input [5:0] second; input [5:0] minute; input [4:0] hour; output led,beep; output [5:0] alarm_second; output [5:0] alarm_minute; output [4:0] alarm_hour; reg [5:0] alarm_second; reg [5:0] alarm_minute; reg [4:0] alarm_hour; assign led=switch_alarm; //拨码开关开时亮 assign beep=((minute==alarm_minute&&hour==alarm_hour&&switch_alarm==1'b1)||(minute==6'd59 && second==6'd59)); //设置秒 always@(negedge alarm_second_add or negedge reset) begin if(!reset) alarm_second<=6'd30; else if(alarm_second>=59) alarm_second<=0; else alarm_second<=alarm_second+1; end //设置分 always@(negedge alarm_minute_add or negedge reset) begin if(!reset) alarm_minute<=6'd30; else if(alarm_minute>=59) alarm_minute<=0; else alarm_minute<=alarm_minute+1; end //设置时 always@(negedge alarm_hour_add or negedge reset) begin if(!reset) alarm_hour<=6'd12; else if(alarm_hour>=23) alarm_hour<=0; else alarm_hour<=alarm_hour+1; end endmodule module seg( input sys_clk,sys_rest, input [15:0] data, output reg [3:0] sel, output reg [6:0] seg_led ); parameter CLK_NUM=4'd10; parameter MSNUM=14'd5000; reg [3:0] CNT_NUM; reg CLK; reg [12:0] MSCNT; reg MS_flag; reg [3:0] num_display; reg [15:0] num; reg [2:0] sel_num; //选择哪一位数码管被点亮 //wire define wire [3:0] data0 ; // 个位数 wire [3:0] data1 ; // 十位数 wire [3:0] data2 ; // 百位数 wire [3:0] data3 ; // 千位数 //提取显示数值所对应的十进制数的各个位 assign data0 = data[3:0]; // 个位数 assign data1 = data[7:4]; // 十位数 assign data2 = data[11:8]; // 百位数 assign data3 = data[15:12]; // 千位数 always @(posedge sys_clk or negedge sys_rest) begin if(!sys_rest) begin CNT_NUM<=4'd0; CLK<=1'd1; end else if(CNT_NUM<=CLK_NUM/2-1'b1) begin CLK<=~CLK; CNT_NUM<=4'd0; end else begin CNT_NUM<=CNT_NUM+1; CLK<=CLK; end end always @(posedge CLK or negedge sys_rest) begin if(!sys_rest) num<=16'd0; else begin num[15:12] <= data3; //则依次给4位数码管赋值 num[11:8] <= data2; num[ 7:4] <= data1; num[ 3:0] <= data0; end end always @(posedge CLK or negedge sys_rest) begin //产生1ms脉冲 if(!sys_rest) begin MSCNT<=13'd0; MS_flag<=1'b0; end else if(MSCNT==MSNUM-1) begin MSCNT<=13'd0; MS_flag<=1'b1; end else begin MSCNT<=MSCNT+1; MS_flag<=1'b0; end end

由于Verilog不支持浮点运算，所以除法（/4,/100,/400）在整数运算中就是取整除法（舍去小数部分），而公式中的除以5我们使用乘以5的乘法逆元来实现比较麻烦，但实际上，因为除以5的整数部分可以直接用整除，在...

INFO: [HLS 200-10] Running 'D:/vitis202302/Vitis_HLS/2023.2/bin/unwrapped/win64.o/vitis_hls.exe' INFO: [HLS 200-10] For user 'HP' on host 'desktop-qjs3vb7' (Windows NT_amd64 version 6.2) on Fri Jul 25 14:22:55 +0800 2025 INFO: [HLS 200-10] In directory 'G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing' INFO: [HLS 200-2053] The vitis_hls executable is being deprecated. Consider using vitis-run --mode hls --tcl Sourcing Tcl script 'G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray/SmoothProfileOnXAxisMean_NoGray/csim.tcl' INFO: [HLS 200-1510] Running: source G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray/SmoothProfileOnXAxisMean_NoGray/csim.tcl INFO: [HLS 200-1510] Running: open_project SmoothProfileOnXAxisMean_NoGray INFO: [HLS 200-10] Opening project 'G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray'. INFO: [HLS 200-1510] Running: set_top SmoothProfileOnXAxisMeanOpt INFO: [HLS 200-1510] Running: add_files src/SmoothProfileOnXAxisMean.cpp INFO: [HLS 200-10] Adding design file 'src/SmoothProfileOnXAxisMean.cpp' to the project INFO: [HLS 200-1510] Running: add_files src/SmoothProfileOnXAxisMeanFixed.cpp INFO: [HLS 200-10] Adding design file 'src/SmoothProfileOnXAxisMeanFixed.cpp' to the project INFO: [HLS 200-1510] Running: add_files src/SmoothProfileOnXAxisMeanOpt.cpp INFO: [HLS 200-10] Adding design file 'src/SmoothProfileOnXAxisMeanOpt.cpp' to the project INFO: [HLS 200-1510] Running: add_files -tb src/SmoothProfileOnXAxisMean_test.cpp -cflags -Wno-unknown-pragmas INFO: [HLS 200-10] Adding test bench file 'src/SmoothProfileOnXAxisMean_test.cpp' to the project INFO: [HLS 200-1510] Running: open_solution SmoothProfileOnXAxisMean_NoGray -flow_target vivado INFO: [HLS 200-10] Opening solution 'G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray/SmoothProfileOnXAxisMean_NoGray'. INFO: [SYN 201-201] Setting up clock 'default' with a period of 5ns. INFO: [HLS 200-1611] Setting target device to 'xcku060-ffva1156-2-e' INFO: [HLS 200-1505] Using flow_target 'vivado' Resolution: For help on HLS 200-1505 see docs.xilinx.com/access/sources/dita/topic?Doc_Version=2023.2%20English&url=ug1448-hls-guidance&resourceid=200-1505.html INFO: [HLS 200-1510] Running: set_part xcku060-ffva1156-2-e INFO: [HLS 200-1510] Running: create_clock -period 5 -name default INFO: [HLS 200-1510] Running: csim_design -quiet INFO: [SIM 211-2] *************** CSIM start *************** INFO: [SIM 211-4] CSIM will launch GCC as the compiler. INFO: [HLS 200-2036] Building debug C Simulation binaries Compiling ../../../../src/SmoothProfileOnXAxisMean_test.cpp in debug mode Compiling ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp in debug mode csim.mk:97: recipe for target 'obj/SmoothProfileOnXAxisMeanOpt.o' failed In file included from D:/vitis202302/Vitis_HLS/2023.2/include/floating_point_v7_1_bitacc_cmodel.h:150:0, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_fpo.h:140, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/hls_half_fpo.h:19, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_half.h:26, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_private.h:52, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_common.h:666, from D:/vitis202302/Vitis_HLS/2023.2/include/ap_int.h:10, from ../../../../src/SmoothProfileOnXAxisMean.h:3, from ../../../../src/SmoothProfileOnXAxisMean_test.cpp:1: D:/vitis202302/Vitis_HLS/2023.2/include/gmp.h:58:0: warning: "__GMP_LIBGMP_DLL" redefined #define __GMP_LIBGMP_DLL 0 In file included from D:/vitis202302/Vitis_HLS/2023.2/include/hls_fpo.h:140:0, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/hls_half_fpo.h:19, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_half.h:26, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_private.h:52, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_common.h:666, from D:/vitis202302/Vitis_HLS/2023.2/include/ap_int.h:10, from ../../../../src/SmoothProfileOnXAxisMean.h:3, from ../../../../src/SmoothProfileOnXAxisMean_test.cpp:1: D:/vitis202302/Vitis_HLS/2023.2/include/floating_point_v7_1_bitacc_cmodel.h:142:0: note: this is the location of the previous definition #define __GMP_LIBGMP_DLL 1 In file included from D:/vitis202302/Vitis_HLS/2023.2/include/floating_point_v7_1_bitacc_cmodel.h:150:0, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_fpo.h:140, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/hls_half_fpo.h:19, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_half.h:26, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_private.h:52, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_common.h:666, from D:/vitis202302/Vitis_HLS/2023.2/include/ap_int.h:10, from ../../../../src/SmoothProfileOnXAxisMean.h:3, from ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:1: D:/vitis202302/Vitis_HLS/2023.2/include/gmp.h:58:0: warning: "__GMP_LIBGMP_DLL" redefined #define __GMP_LIBGMP_DLL 0 In file included from D:/vitis202302/Vitis_HLS/2023.2/include/hls_fpo.h:140:0, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/hls_half_fpo.h:19, from D:/vitis202302/Vitis_HLS/2023.2/include/hls_half.h:26, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_private.h:52, from D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_common.h:666, from D:/vitis202302/Vitis_HLS/2023.2/include/ap_int.h:10, from ../../../../src/SmoothProfileOnXAxisMean.h:3, from ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:1: D:/vitis202302/Vitis_HLS/2023.2/include/floating_point_v7_1_bitacc_cmodel.h:142:0: note: this is the location of the previous definition #define __GMP_LIBGMP_DLL 1 ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp: In function 'void SmoothProfileOnXAxisMeanOpt(hls::stream<float>&, hls::stream<float>&, ap_uint<6>, float)': ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:41:28: error: 'i' was not declared in this scope bool data_available = (i < 3200); ^ ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:48:9: error: continue statement not within a loop continue; ^~~~~~~~ ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:52:9: error: continue statement not within a loop continue; ^~~~~~~~ ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: error: ambiguous overload for 'operator*' (operand types are 'ap_fixed_base<18, 5, true, (ap_q_mode)5u, (ap_o_mode)3u, 0>::RType<24, 11, true>::minus {aka ap_fixed<25, 12, (ap_q_mode)5u, (ap_o_mode)3u, 0>}' and 'float') fixed_t compensation = (sum - avg * valid_count) * 0.01f; ~~~~~~~~~~~~~~~~~~~~~~~~~~^~~~~~~ ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(long double, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(double, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(float, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(int, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(unsigned int, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(long int, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(long unsigned int, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(ap_ulong {aka long long unsigned int}, float) <built-in> ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:73:62: note: candidate: operator*(ap_slong {aka long long int}, float) <built-in> In file included from D:/vitis202302/Vitis_HLS/2023.2/include/ap_fixed.h:10:0, from D:/vitis202302/Vitis_HLS/2023.2/include/ap_int.h:360, from ../../../../src/SmoothProfileOnXAxisMean.h:3, from ../../../../src/SmoothProfileOnXAxisMeanOpt.cpp:1: D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_ap_slong, _AP_SIZE_ap_slong, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, ap_ulong) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_ap_slong, _AP_SIZE_ap_slong, false>::mult = ap_fixed<89, 76, (ap_q_mode)5u, (ap_o_mode)3u, 0>; ap_ulong = long long unsigned int] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2383:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(ap_ulong, _AP_SIZE_ap_slong, false) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_ap_slong, _AP_SIZE_ap_slong, true>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, ap_slong) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_ap_slong, _AP_SIZE_ap_slong, true>::mult = ap_fixed<89, 76, (ap_q_mode)5u, (ap_o_mode)3u, 0>; ap_slong = long long int] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2382:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(ap_slong, _AP_SIZE_ap_slong, true) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_long, _AP_SIZE_long, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, long unsigned int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_long, _AP_SIZE_long, false>::mult = ap_fixed<57, 44, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2381:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(unsigned long, _AP_SIZE_long, false) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_long, _AP_SIZE_long, true>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, long int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_long, _AP_SIZE_long, true>::mult = ap_fixed<57, 44, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2380:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(long, _AP_SIZE_long, true) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_int, _AP_SIZE_int, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, unsigned int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_int, _AP_SIZE_int, false>::mult = ap_fixed<57, 44, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2379:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(unsigned int, _AP_SIZE_int, false) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_int, _AP_SIZE_int, true>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_int, _AP_SIZE_int, true>::mult = ap_fixed<57, 44, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2378:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(int, _AP_SIZE_int, true) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_short, _AP_SIZE_short, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, short unsigned int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_short, _AP_SIZE_short, false>::mult = ap_fixed<41, 28, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2377:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(unsigned short, _AP_SIZE_short, false) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_short, _AP_SIZE_short, true>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, short int) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<_AP_SIZE_short, _AP_SIZE_short, true>::mult = ap_fixed<41, 28, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2376:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(short, _AP_SIZE_short, true) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, unsigned char) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, false>::mult = ap_fixed<33, 20, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2375:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(unsigned char, 8, false) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, true>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, signed char) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, true>::mult = ap_fixed<33, 20, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2374:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(signed char, 8, true) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, CHAR_IS_SIGNED>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, char) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<8, 8, CHAR_IS_SIGNED>::mult = ap_fixed<33, 20, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2373:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(char, 8, CHAR_IS_SIGNED) ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2293:3: note: candidate: typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<1, 1, false>::mult operator*(const ap_fixed_base<_AP_W, _AP_I, _AP_S, _AP_Q, _AP_O, _AP_N>&, bool) [with int _AP_W = 25; int _AP_I = 12; bool _AP_S = true; ap_q_mode _AP_Q = (ap_q_mode)5u; ap_o_mode _AP_O = (ap_o_mode)3u; int _AP_N = 0; typename ap_fixed_base<_AP_W, _AP_I, _AP_S>::RType<1, 1, false>::mult = ap_fixed<26, 13, (ap_q_mode)5u, (ap_o_mode)3u, 0>] operator BIN_OP( \ ^ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2347:3: note: in expansion of macro 'AF_BIN_OP_WITH_INT' AF_BIN_OP_WITH_INT(*, C_TYPE, (BITS), (SIGN), mult) \ ^~~~~~~~~~~~~~~~~~ D:/vitis202302/Vitis_HLS/2023.2/include/etc/ap_fixed_base.h:2372:1: note: in expansion of macro 'ALL_AF_OP_WITH_INT' ALL_AF_OP_WITH_INT(bool, 1, false) ^~~~~~~~~~~~~~~~~~ make: *** [obj/SmoothProfileOnXAxisMeanOpt.o] Error 1 ERROR: [SIM 211-100] 'csim_design' failed: compilation error(s). INFO: [SIM 211-3] *************** CSIM finish *************** INFO: [HLS 200-111] Finished Command csim_design CPU user time: 0 seconds. CPU system time: 0 seconds. Elapsed time: 3.165 seconds; current allocated memory: 0.410 MB. 4 while executing "source G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray/SmoothProfileOnXAxisMean_NoGray/csim.tcl" invoked from within "hls::main G:/vitis2023_project/SmoothProfileOnXAxisMean_NoGray_liangjing/SmoothProfileOnXAxisMean_NoGray/SmoothProfileOnXAxisMean_NoGray/csim.tcl" ("uplevel" body line 1) invoked from within "uplevel 1 hls::main {*}$newargs" (procedure "hls_proc" line 16) invoked from within "hls_proc [info nameofexecutable] $argv" INFO: [HLS 200-112] Total CPU user time: 1 seconds. Total CPU system time: 1 seconds. Total elapsed time: 5.2 seconds; peak allocated memory: 199.391 MB. Finished C simulation.

// 使用18位定点数（1位符号 + 5位整数 + 12位小数） typedef ap_fixed, 5> fixed_t; void SmoothProfileOnXAxisMeanOpt( hls::stream<float>& points_in_z, hls::stream<float>& smoothed_z, ap_uint<6> mean_...
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