使用高云GW5A-25K FPGA、STM32H750以及12位50M采样率的ADC（型号为AD9235）来实现核脉冲信号的处理，支持示波器模式和特征提取模式（包含核脉冲信息的幅度、上升时间以及堆积判别等）两种工作模式。其中ADC与FPGA使用并行数据接口来连接。FPGA与STM32使用SPI接口（可能需要高速模式），并加上GPIO用于控制（如复位、模式选择等）。 系统整体工作流程如下： 1.ADC采集模块-采集ADC信号，实现乒乓缓冲：双BRAM交替存储，确保连续采样 2.滤波模块-被采样的数据采用滑动均值滤波法对信息进行滤波，采取的是16点滑动均值，同时使用移位寄存器和累加器实现。 3.触发检测模块-通过设置上阈值与下阈值来实现信号触发，比较滤波后的信号与基线+阈值，当超过时产生触发信号。 4.若选择为波形模式，触发后存储一段波形数据（例如5K点），使用SPI协议从FPGA传输到STM32 H750,再由STM32的以太网接口以TCP协议方式上传到上位机 5.如选择为特征提取模式，进行脉冲的基线评估、脉冲幅度与上升时间等信息的提取、堆积判别。 6.基线估计模块-在无脉冲期间（通过检测一段时间内信号变化平稳）计算平均值,采用256位的移动平均法实现。可以使用一个计数器，当信号连续一段时间（比如256个点）都在基线附近很小范围内波动，则更新基线。持续计算基线（移动平均），并输出校正后的信号。 7.特征提取模块-上升时间为从上阈值触发到幅度为最大值的时间，脉宽为从上阈值触发到下阈值的触发的时间间隔。从触发开始计数，直到信号低于基线+阈值（或基线以下）为止。通过设置脉冲有效时间来实现堆积判别，如果信号的脉宽小于脉冲有效时间则认为是有效脉冲，否则为无效脉冲。幅度提取在触发后记录最大值（减去基线）。 8.将每个脉冲信号的特征数据以32位数据存储起来，其中低12位为脉冲幅度，第十三位为脉冲信号的有效位，第14位到第21位为上升时间信息，第21位到32位脉宽信息。 9.数据缓存模块：在示波器模式下，触发后存储一段波形数据,存储深度为5K。在特征提取模式下，存储提取的特征（幅度、上升时间、脉宽、堆积标志等）。存储深度设置为5K,使用SPI协议从FPGA传输到STM32 H750,再由STM32的以太网接口以TCP协议方式上传到上位机。

<think>我们正在设计一个基于FPGA和STM32的核脉冲信号采集与处理系统。系统包括以下功能： 1. ADC数据采集（使用AD9235） 2. 滤波（滑动均值滤波） 3. 触发检测 4. 示波器模式 5. 特征提取（幅度、上升时间、脉宽、堆积判别） 6. 基线估计 7. SPI通信（FPGA与STM32之间） 8. TCP以太网上传（STM32将处理后的数据上传） 硬件平台： - FPGA: 高云GW5A-25K - MCU: STM32H750 - ADC: AD9235（12位，最高65MSPS） 系统设计思路： 1. FPGA负责高速数据采集和实时处理，包括ADC接口、乒乓缓冲、滑动均值滤波、触发检测、特征提取和基线估计。 2. STM32负责通过SPI从FPGA读取处理后的数据，并进行TCP上传。 下面分模块详细说明： ### 1. ADC数据采集（AD9235接口） AD9235是12位ADC，支持最高65MSPS。它输出为并行数据（12位）和时钟（DCO）。FPGA需要实现： - 接收ADC的时钟和数据，并正确采样。 - 由于ADC输出可能是DDR（双倍数据速率）或SDR（单数据速率），需要根据AD9235的数据手册配置。通常AD9235在SDR模式下工作，输出时钟为DCO，数据在DCO的上升沿有效。 FPGA代码关键点： ```verilog // 假设使用SDR模式，时钟上升沿采样 always @(posedge adc_dco) begin adc_data_reg <= adc_data; // 12位数据 end ``` ### 2. 乒乓缓冲 为了连续采集数据而不丢失，使用双缓冲（乒乓缓冲）机制。两个缓冲区交替工作：一个用于写入ADC数据，另一个用于读取处理。 - 缓冲区大小：根据采样率和需要存储的时间窗口确定。例如，采样率65MSPS，存储1ms的数据，则需要65000个点（约64KB，每个点12位，实际存储可能用16位整数）。 - 实现：使用FPGA内部的Block RAM（BRAM）构建两个缓冲区。通过状态机控制切换。 ### 3. 滑动均值滤波 在FPGA中实现滑动均值滤波，用于减少噪声。例如，使用一个长度为N的滑动窗口（如N=16），计算窗口内数据的平均值。 - 为了高效，通常使用移位寄存器存储窗口数据，并维护一个累加器。每次新数据到来时，减去最旧的数据，加上新的数据，然后求平均。 - 公式：$y[n] = \frac{1}{N} \sum_{i=0}^{N-1} x[n-i]$ - 在FPGA中，避免使用除法，可以用移位（如果N是2的幂次）或者使用乘法器（乘以1/N的系数）实现。 ### 4. 触发检测 触发检测用于确定脉冲的开始。通常使用阈值触发：当信号超过设定的阈值时触发。 - 为了抗干扰，可以设置迟滞：例如，当信号超过阈值（高阈值）时触发，直到信号低于另一个阈值（低阈值）才认为脉冲结束。 - 在FPGA中，可以设计状态机：等待触发状态（等待信号超过高阈值）-> 触发状态（开始记录数据直到信号低于低阈值）-> 完成。 ### 5. 示波器模式 示波器模式是指当触发发生时，将触发前后的数据都存储下来，形成一个完整的脉冲波形。 - 使用环形缓冲区（或称为循环缓冲），在触发点前保留一定数量的点（预触发），触发点后保留一定数量的点（后触发）。 - 例如，缓冲区总大小为1024点，其中预触发512点，后触发512点。 ### 6. 特征提取 在触发检测后，对捕获的脉冲波形进行特征提取： - 幅度：脉冲的最大值（减去基线）。 - 上升时间：从脉冲幅度的10%上升到90%的时间。 - 脉宽：脉冲幅度超过50%的持续时间。 - 堆积判别：检测是否在同一个脉冲窗口内出现了两个或多个脉冲（堆积脉冲）。可以通过检测在脉冲下降过程中是否又出现上升沿，或者通过计算脉冲宽度是否异常等。 基线估计：通常使用触发前的数据（预触发部分）的平均值作为基线。 ### 7. SPI通信 FPGA将处理后的数据（特征参数和/或波形数据）通过SPI发送给STM32。 - 需要设计SPI从机（FPGA）和主机（STM32）之间的通信协议。 - 由于数据量可能较大（波形数据），建议使用高速SPI（STM32H750的SPI最高可达100MHz以上）。 - 协议设计：可以定义不同的命令，例如读取特征参数、读取波形数据等。 FPGA端需要实现SPI从机接口： ```verilog // 简单SPI从机示例 always @(posedge spi_sck or posedge spi_cs) begin if (spi_cs) begin // 片选无效，复位状态 end else begin // 在每个时钟沿移位数据 end end ``` ### 8. TCP以太网上传 STM32H750通过以太网（如LAN8720等PHY芯片）将数据上传到上位机。 - 使用LwIP协议栈实现TCP客户端。 - 上传的数据可以是特征参数（如幅度、上升时间等）或者波形数据（示波器模式下的原始波形）。 系统工作流程： 1. FPGA持续采集ADC数据，进行滤波，并写入乒乓缓冲。 2. 当触发条件满足时，FPGA捕获一段波形（示波器模式），并提取特征参数。 3. FPGA将特征参数和波形数据存储在内部FIFO或缓冲区中，等待STM32通过SPI读取。 4. STM32通过SPI从FPGA读取数据，然后通过TCP上传到服务器。 性能考虑： - 采样率65MSPS，每个样本12位，则数据率约为780Mbps（65e6*12）。FPGA需要实时处理，因此滤波、触发等操作必须在一个时钟周期内完成。 - 乒乓缓冲和环形缓冲的大小需要根据实际需求（如最大存储时间）和FPGA资源（BRAM容量）确定。 开发建议： - 首先在FPGA中实现ADC采集和简单的触发，验证数据采集的准确性。 - 逐步增加滤波、特征提取等功能。 - 在STM32端，先实现SPI通信，再实现TCP上传。 注意：FPGA和STM32之间的高速SPI通信可能会成为瓶颈。例如，特征提取后的数据量已经大大减少（每个脉冲只传输几个特征值），但如果要传输波形数据（每个脉冲1024点，每点16位，即16Kb），在SPI速度为100MHz（理论速率100Mbps）时，传输一个脉冲波形需要约1.3ms（16Kb/100Mbps=0.131ms，实际加上协议开销可能稍多）。如果脉冲频率很高（如超过1kHz），则可能需要考虑仅传输特征参数，或者降低波形传输的频率。 §§相关问题§§ 1. 如何优化FPGA中的滑动均值滤波以减少资源使用？ 2. 在FPGA中如何实现高效的基线估计？ 3. 如何设计SPI协议以高效传输特征参数和波形数据？ 4. 堆积脉冲判别有哪些常用算法？如何在FPGA中实现？ 5. STM32H750如何配置LwIP以实现稳定的TCP传输？ 6. 如何校准AD9235以提高采集精度？</think>### 基于FPGA和STM32的核脉冲信号采集与处理系统设计 #### 1. **系统架构** ``` [AD9235 ADC] → [FPGA实时处理] ↔ [SPI通信] → [STM32H750] → [TCP上传] ``` - **FPGA（高云GW5A-25K）**：负责高速信号采集与实时处理 - **STM32H750**：数据聚合、协议转换、网络通信 - **关键指标**：AD9235采样率65MSPS（12位），SPI时钟≥50MHz，TCP千兆以太网 #### 2. **FPGA核心模块设计** **(1) ADC接口与乒乓缓冲** ```verilog // AD9235接口（差分时钟模式） always @(posedge adc_dco) begin adc_data_reg <= {adc_data[11:0]}; // 锁存12位数据 end // 双BRAM乒乓缓冲（深度4K×16bit） always @(posedge sys_clk) begin if (wr_buf_sel) bram_b[wr_addr] <= filtered_data; // 写入B缓冲 else bram_a[wr_addr] <= filtered_data; // 写入A缓冲 end ``` **优势**：规避存储瓶颈，支持连续采集[^1]。 **(2) 实时处理链** - **滑动均值滤波**（窗口大小N=16） $y[n] = \frac{1}{N}\sum_{k=0}^{N-1}x[n-k]$ 硬件实现：移位寄存器+累加器+右移4位（N=16） - **触发检测** ```verilog // 动态阈值触发（基线+阈值偏移） if (filtered_data > (baseline + THRESHOLD)) trigger_flag <= 1'b1; ``` - **基线估计** 移动平均法：$B[n] = \alpha B[n-1] + (1-\alpha)x[n]$（$\alpha=0.99$） 仅在不触发时更新基线。 - **特征提取** - 幅度：$\text{peak} = \max(x[i]) - B[i]$ - 上升时间：$t_{\text{rise}} = t_{90\%} - t_{10\%}$ - 脉宽：$t_{\text{width}} = t_{50\%\downarrow} - t_{50\%\uparrow}$ - 堆积判别：检测$\frac{d^2x}{dt^2} > \text{thresh}$的过零点 **(3) 示波器模式** - 预触发设计：环形缓冲存储触发前512点 - 数据封装：帧头(4B) + 时间戳(8B) + 波形数据(2×1024B) #### 3. **STM32H750处理流程** ```mermaid graph LR SPI_接收 --> 数据解析 --> 特征值提取 --> TCP封装 --> 以太网发送 ``` - **SPI通信协议** | 命令字(1B) | 数据长度(2B) | 数据(N×2B) | CRC16(2B) | |-|-|-|-| - 模式切换：0x01(波形)/0x02(特征值) - **TCP优化** - 使用LWIP协议栈+零拷贝DMA - 报文分片：≤1460字节/帧（避免拆包[^1]） #### 4. **关键性能优化** 1. **时序约束**（FPGA） - ADC采样时钟：65MHz约束组 - SPI接口：50MHz跨时钟域同步 2. **资源利用**（GW5A-25K） - 滑动滤波：消耗256个LUT - 双口BRAM：使用18个36Kb块 3. **抗干扰设计** - ADC电源：π型滤波器+独立LDO - 时钟：LVDS差分传输 #### 5. **验证方案** - **FPGA测试**：ModelSim仿真触发响应（<5ns抖动） - **系统测试**： 1. 注入标准脉冲（上升时间10ns） 2. 测量幅度误差（<±0.5%） 3. 压力测试：1MHz脉冲重复频率