VHDL练习题解答与知识总结

# VHDL 练习题解答与知识总结 ## 一、基础概念回顾 ### 1.1 实体声明与架构体 实体声明定义了模块的接口，包括端口、数据传输方向和类型。行为架构体通过算法定义模块的功能，而结构架构体则通过子模块的互连组合来定义模块的实现。 例如，实体声明可以像这样： ```vhdl entity lookup_ROM is port ( address : in lookup_index; data : out real ); type lookup_table is array (lookup_index) of real; constant lookup_data : lookup_table := ( real'high, 1.0, 1.0/2.0, 1.0/3.0, 1.0/4.0, ... ); end entity lookup_ROM; ``` 对应的功能架构体为： ```vhdl architecture functional of lookup_ROM is begin data <= lookup_data(address) after 200 ps; end architecture functional; ``` ### 1.2 标识符与保留字 基本标识符如 `last_item` 是合法的，而保留字如 `buffer` 有特定用途。一些标识符是无效的，例如 `prev item` 包含空格，`value–1` 包含非法字符，`_control` 以下划线开头，`93_999` 以数字开头，`entry_` 以下划线结尾。 ### 1.3 数值表示 不同进制的数值表示有其规则。例如，`16#1#` 是十六进制表示，`D"24"` 是十进制表示，并且不同进制之间可以进行转换，如 `O"747" = B"111_100_111"`。 ## 二、变量与常量 ### 2.1 常量定义 可以定义整数常量和实数常量，如： ```vhdl constant bits_per_word : integer := 32; constant pi : real := 3.14159; ``` ### 2.2 变量定义与赋值 变量可以是整数、布尔型或标准无逻辑类型，并且可以进行赋值操作： ```vhdl variable counter : integer := 0; variable busy_status : boolean; variable temp_result : std_ulogic; counter := counter + 1; busy_status := true; temp_result := 'W'; ``` ### 2.3 自定义类型包 可以创建自定义类型包，包含不同类型的定义，如： ```vhdl package misc_types is type small_int is range 0 to 255; type fraction is range -1.0 to +1.0; type current is range integer'low to integer'high units nA; uA = 1000 nA; mA = 1000 uA; A = 1000 mA; end units; type colors is (red, yellow, green); end package misc_types; ``` ## 三、控制结构 ### 3.1 条件语句 可以使用 `if-else` 语句或 `when-else` 语句进行条件判断： ```vhdl if n mod 2 = 1 then odd := '1'; else odd := '0'; end if; odd := '1' when n mod 2 = 1 else '0'; ``` ### 3.2 选择语句 可以使用 `case` 语句或 `with-select` 语句进行选择操作： ```vhdl case x is when '0' | 'L' => x := '0'; when '1' | 'H' => x := '1'; when others => x := 'X'; end case; with x select x := '0' when '0' | 'L', '1' when '1' | 'H', 'X' when others; ``` ### 3.3 循环语句 可以使用 `loop`、`while` 或 `for` 循环语句： ```vhdl loop wait until clk; exit when d; end loop; sum := 1.0; term := 1.0; n := 0; while abs term > abs (sum / 1.0E5) loop n := n + 1; term := term * x / real(n); sum := sum + term; end loop; sum := 1.0; term := 1.0; for n in 1 to 7 loop term := term * x / real(n); sum := sum + term; end loop; ``` ### 3.4 断言语句 断言语句用于检查条件是否满足，如： ```vhdl assert to_X01(q) = not to_X01(q_n) report "flipflop outputs are not complementary"; ``` ## 四、数组与记录 ### 4.1 数组操作 可以定义数组类型并对数组元素进行操作，如计算数组元素的和与平均值： ```vhdl type num_vector is array (1 to 30) of integer; variable numbers : num_vector; ... sum := 0; for i in numbers'range loop sum := sum + numbers(i); end loop; average := sum / numbers'length; ``` ### 4.2 类型转换数组 可以定义类型转换数组，实现不同类型之间的转换： ```vhdl type std_ulogic_to_bit_array is array (std_ulogic) of bit; constant std_ulogic_to_bit : std_ulogic_to_bit_array := ( 'U' => '0', 'X' => '0', '0' => '0', '1' => '1', 'Z' => '0', 'W' => '0', 'L' => '0', 'H' => '1', '-' => '0' ); ... for index in 0 to 15 loop v2(index) := std_ulogic_to_bit(v1(index)); end loop; ``` ### 4.3 多维数组 可以定义多维数组并进行搜索操作： ```vhdl type free_map_array is array (0 to 1, 0 to 79, 0 to 17) of bit; variable free_map : free_map_array; ... found := false; search_loop : for side in 0 to 1 loop for track in 0 to 79 loop for sector in 0 to 17 loop if free_map(side, track, sector) then found := true; free_side := side; free_track := track; free_sector := sector; exit search_loop; end if; end loop; end loop; end loop; ``` ### 4.4 记录类型 可以定义记录类型，包含不同字段： ```vhdl type test_record is record stimulus : bit_vector(0 to 2); delay : delay_length; expected_response : bit_vector(0 to 7); end record test_record; ``` ## 五、信号与事务 ### 5.1 信号事务与事件 信号的事务和事件有不同的时间点。例如，信号 `s` 的事务和事件如下： | 时间（ns） | 事务值 | 事件 | | --- | --- | --- | | 0 | ‘Z’ | 是 | | 10 | ‘0’ | 是 | | 30 | ‘1’ | 是 | | 55 | ‘1’ | 否 | | 65 | ‘H’ | 是 | | 100 | ‘Z’ | 是 | ### 5.2 信号属性 信号有一些属性，如 `'delayed`、`'stable`、`'quiet` 和 `'transaction`。例如： ```vhdl s’delayed(5 ns): ‘Z’ at 5 ns, ‘0’ at 15 ns, ‘1’ at 35 ns, ‘H’ at 70 ns, ‘Z’ at 105 ns. s’stable(5 ns): false at 0 ns, true at 5 ns, false at 10 ns, true at 15 ns, false at 30 ns, true at 35 ns, false at 65 ns, true at 70 ns, false at 100 ns, true at 105 ns. s’ ```