VHDL中GenerateStatements的使用与应用场景

### VHDL中Generate Statements的使用与应用场景 在数字系统设计中，很多系统可以通过子系统的规则迭代组合来实现，例如存储器就是由存储单元的矩形阵列组成。VLSI设计师倾向于采用这种实现方式，因为它有助于生成紧凑、面积高效的布局，从而降低成本。在VHDL中，我们可以使用`generate`语句来生成这样的规则结构。 #### 1. 生成迭代结构 我们可以使用并发语句（如进程和组件实例化）来描述子系统的实现。如果要复制一个子系统，可以使用`generate`语句。这是一个并发语句，包含在设计详细化期间要复制的其他并发语句。`generate`语句在复制并发语句的次数不固定，而是由通用常量的值等因素决定时特别有用。 ##### 1.1 for-generate语句的语法 ```plaintext for_generate_statement ⇐ generate_label : for identifier in discrete_range generate generate_statement_body end generate [ generate_label ] ; generate_statement_body ⇐ [ { block_declarative_item } begin ] { concurrent_statement } [ end ; ] ``` 生成标签用于标识生成的结构。`for-generate`语句的头部与`for`循环非常相似，作用也类似。离散范围指定一组值，对于每个值，主体中的块声明项和并发语句将被复制一次。在每次复制中，范围中的值由标识符（称为生成参数）给出，它作为常量出现，类型是离散范围的基本类型。 我们可以使用与`for`循环相同的表示法来指定离散范围，离散范围的语法规则如下： ```plaintext discrete_range ⇐ discrete_subtype_indication I range_attribute_name I simple_expression ( to I downto ) simple_expression ``` 在`generate`语句主体中可以包含的声明类型与在架构主体的声明部分可以声明的类型相同，包括常量、类型、子类型、子程序和信号。这些项会为主体的每个副本复制一次，并且是该副本的局部项。 需要注意的是，如果在`for-generate`语句中包含任何声明，则必须包含关键字`begin`；如果没有声明，则可以省略该关键字。此外，在`end generate`关键字之前的主体末尾可以包含一个结束关键字`end`，这是为了与更复杂的`generate`语句形式保持一致，但在实际的`for-generate`语句中通常不会包含该关键字。 ##### 1.2 示例 - **示例1：由复制的触发器单元组成的寄存器** ```vhdl library ieee; use ieee.std_logic_1164.all; entity register_tristate is generic ( width : positive ); port ( clock : in std_ulogic; out_enable : in std_ulogic; data_in : in std_ulogic_vector(0 to width - 1); data_out : out std_ulogic_vector(0 to width - 1) ); end entity register_tristate; architecture cell_level of register_tristate is component D_flipflop is port ( clk : in std_ulogic; d : in std_ulogic; q : out std_ulogic ); end component D_flipflop; component tristate_buffer is port ( a : in std_ulogic; en : in std_ulogic; y : out std_ulogic ); end component tristate_buffer; begin cell_array : for bit_index in 0 to width - 1 generate signal data_unbuffered : std_ulogic; begin cell_storage : component D_flipflop port map ( clk => clock, d => data_in(bit_index), q => data_unbuffered ); cell_buffer : component tristate_buffer port map ( a => data_unbuffered, en => out_enable, y => data_out(bit_index) ); end generate cell_array; end architecture cell_level; ``` 在这个结构架构体中，`for-generate`语句复制了标记为`cell_storage`和`cell_buffer`的组件实例化，复制的数量由`width`决定。对于每个副本，生成参数`bit_index`依次取从0到`width - 1`的值，该值用于确定`data_in`和`data_out`端口的哪些元素连接到触发器输入和三态缓冲器输出。每个副本中还有一个名为`data_unbuffered`的局部信号，用于连接触发器输出和缓冲器输入。 - **示例2：图形变换流水线中的复制** ```vhdl architecture behavioral of graphics_engine is type point is array (1 to 3) of real; type transformation_matrix is array (1 to 3, 1 to 3) of real; signal p, transformed_p : point; signal a : transformation_matrix; signal clock : bit; ... begin transform_stage : for i in 1 to 3 generate begin cross_product_transform : process is variable result1, result2, result3 : real := 0.0; begin wait until clock = '1'; transformed_p(i) <= result3; result3 := result2; result2 := result1; result1 := a(i, 1) * p(1) + a(i, 2) * p(2) + a(i, 3) * p(3); end process cross_product_transform; end generate transform_stage; ... -- other stages in the pipeline, etc end architecture behavioral; ``` `for-generate`语句将进程语句复制三次，每次对应变换点信号的一个元素。进程的每个副本使用生成参数`i`的值来索引点和变换矩阵信号的相应元素。 - **示例3：二维内存结构** ```vhdl architecture generated of memory is component SRAM is port ( clk : in std_ulogic; a : in std_ulogic_vector(0 to 10); d : inout std_ulogic_vector(0 to 3); en, we : in std_ulogic ); end component SRAM; signal buffered_address : std_ulogic_vector(0 to 10); signal SRAM_data : std_ulogic_vector(0 to 31); signal bank_select : std_ulogic_vector(0 to 3); signal buffered_we : std_ulogic; ... -- other declarations begin bank_array : for bank_index in 0 to 3 generate begin nibble_array : for nibble_index in 0 to 7 generate constant data_lo : natural := nibble_index * 4; constant data_hi : natural := nibble_index * 4 + 3; begin an_SRAM : component SRAM port map ( clk => clk, a => buffered_address, d => SRAM_data(data_lo to data_hi), en => bank_select(bank_index), we => buffered_we ); end generate nibble_array; end generate bank_array; ... -- other component instances, etc end architecture generated; ``` 当需要描述规则的二维结构时，可以使用嵌套的`for-generate`语句。通常，外层语句创建结构的行，内层语句创建每行中的元素。 #### 2. 条件生成结构 在前面的示例中，迭代结构中的每个单元连接方式相同。但在某些设计中，特定单元需要不同的处理，例如单元与相邻单元连接时，两端的单元与中间单元的连接方式不同。我们可以使用条件形式的`generate`语句来处理这些特殊情况。 ##### 2.1 if-generate语句 ```plaintext if_generate_statement ⇐ generate_label : if condition generate generate_statement_body { elsif condition generate generate_statement_body } [ else generate generate_statement_body ] end generate [ generate_label ] ; ``` 这类似于顺序`if