![沢山の高位合成言語/処理系
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Vol. 29 No. 1 Feb. 2012 81
表 1 ベース言語別に分類した高位合成言語の例
ベースの言語 言語名
C BACH-C[5]，Handel-C[6]，DeepC Compiler[7]，PICASSO[8]，COBRA-ABS[9]，
DEFACTO Compiler[10]，Streams-C[11]，GARP C Compiler[12]，SA-C[13]，
Impulse-C[14]，SpecC[15]，GorillaC[16]
C++ SystemC[17]，OCAPI[18]，HP-Machine[19]
Java Galadriel/Nenya[20]，JHDL[21]，Lime[22]，MaxCompiler[23]，Sea Cucumber[24]，
JavaRock[25]
C# Kiwi[26]
Python PHDL[27]，MyHDL[28]
Ruby RHDL[29]
ML CAPH[30]
Fortran DeepC Compiler[7]，ROCCC[31]，SRC-6[32]
Haskell Lava[33], Bluespec System Verilog[34](BSV)
Matlab MATCH[35]，DEFACTO Compiler[10]
た言語および言語処理系では，高水準言語の機能を
用いて記述された部分とハードウェア化の対象とな
また，オブジェクト指向言語において，クラスのイ
ンスタンスの動的な生成を実現するのは困難である．](https://image.slidesharecdn.com/fpgax-20130830-130830233138-phpapp01/85/Fpgax-20130830-15-320.jpg)
Fpgax 20130830
- 2. いつもの，前置き
- 3. FPGAとは 3 論理回路・データパスを自由に作り込める クロックレベルの同期と並列性の活用 Field Programmable Gate Array HDLがドレスを着たお姫さまだとすると，コンパイル時 にエラーをしっかり検出してくれるが故にコンパイルを通 すのが困難な反面，コンパイルさえ通れば合成した回路が きちんと動作してくれるBluespecはパワフルなツンデレ 娘と筆者はイメージしています（図2）． Verilog HDLやVHDLを使った設計で， ― あぁ∼，数字って32ビットだった．うっかりキャスト されていたよ… ― テスト・ベンチのステート・マシンを書くのが面倒だな． ― モジュールのインスタンシーエーションで入出力ピン をつなぎ忘れていた という思いをしたことはありませんか？ 単純な記述の羅列や細かいミスへの注力が続くと，本来 力を入れるべき，アーキテクチャの設計まで億劫になって しまいます．また，「コンパイル（論理合成）は通るのに， シミュレーションやFPGA上で動作させると，何かおか しい」という事態に頭を悩ませ，原因はうっかりミスだっ たということも一度や二度ではないと思います． 記述の手間がもっと省けて，コンパイル時に強力にエ ラー・チェックしてくれるHDL言語ないかなあ…という 要求に応えてくれるのがBluespec System Verilogです （図1）．VHDLがまじめなキャリア・ウーマン，Verilog ▲ 図2 Bluespec System Verilogは ツ ンデレ娘 きっちりしていてキャリアも長いVHDL，あいま 新世代のESL合成ソリューション Bluespec System Verilogのすすめ 本章では，高位設計言語であるBluespec System Verilogを紹介する．こ の言語では，コンパイル時にしっかりエラー検出ができ，また，さまざまなライブ ラリも提供している．FPGAやASICが大規模化し複雑な回路を設計する機会が 増えてきた今，知っておくべき技術だろう． （編集部） 三好 健文 出典: CQ出版 Interface 2011年2月号より
- 5. 例) freeocean 5 最大スループット: 1Gbps 最大同時処理コネクション数: 50万 秒間同時接続数: 約2万HTTPリクエスト 最大消費電力: 300W以下 ハードウェアWebキャッシュサーバ
- 6. ここから，今日の本題
- 7. .java% Java % .vhdl% Java % / JavaRock% JVM% JavaRockやってます 7 JavaRockの目指すところ JavaプログラムをそのままHDLに変換→FPGA上のHWにする 追加構文，データ型は導入しない 記述に制限は加える HDLで書けることをJavaで書けるようにする ではない Javaで書けることを全部HDLにする ではない http://javarock.sourceforge.net/
- 8. FPGAの開発手法の主役 8 HDL(Hardware Description Language) によるRTL(Register Transfer Level)設計 + > a b x y f g h counter+1 clk
- 15. 沢山の高位合成言語/処理系 15 Vol. 29 No. 1 Feb. 2012 81 表 1 ベース言語別に分類した高位合成言語の例 ベースの言語 言語名 C BACH-C[5]，Handel-C[6]，DeepC Compiler[7]，PICASSO[8]，COBRA-ABS[9]， DEFACTO Compiler[10]，Streams-C[11]，GARP C Compiler[12]，SA-C[13]， Impulse-C[14]，SpecC[15]，GorillaC[16] C++ SystemC[17]，OCAPI[18]，HP-Machine[19] Java Galadriel/Nenya[20]，JHDL[21]，Lime[22]，MaxCompiler[23]，Sea Cucumber[24]， JavaRock[25] C# Kiwi[26] Python PHDL[27]，MyHDL[28] Ruby RHDL[29] ML CAPH[30] Fortran DeepC Compiler[7]，ROCCC[31]，SRC-6[32] Haskell Lava[33], Bluespec System Verilog[34](BSV) Matlab MATCH[35]，DEFACTO Compiler[10] た言語および言語処理系では，高水準言語の機能を 用いて記述された部分とハードウェア化の対象とな また，オブジェクト指向言語において，クラスのイ ンスタンスの動的な生成を実現するのは困難である．
- 16. 沢山の高位合成言語/処理系(設計方針別) 16 タイプ1: 既存の言語を活用したHDL(文法．型の導入) タイプ2: 既存の言語をそのままHWに タイプ3: 抽象度の高い新しいHDL コンパイラでがんばる FPGAをどう活用するか，が 洗練されていて素敵!! 型？型クラス？ レジスタ？ 高階関数 既存の言語に文法，型を導入 馴染みの文法でハードウェア記述ができる デバッグに時間がかかる(RTL/TLMでシミュレーション)
- 17. 沢山の高位合成言語/処理系(設計方針別) 17 タイプ1: 既存の言語を活用したHDL(文法．型の導入) タイプ2: 既存の言語をそのままHWに タイプ3: 抽象度の高い新しいHDL コンパイラでがんばる FPGAをどう活用するか，が 洗練されていて素敵!! 型？型クラス？ レジスタ？ 高階関数 既存の言語に文法，型を導入 馴染みの文法でハードウェア記述ができる デバッグに時間がかかる(RTL/TLMでシミュレーション)
- 19. 第391回 PTT 2013. 6. 28 JavaRockの現状 JavaプログラムをそのままHW化する 追加構文，データ型は導入しない 記述に制限は加える(できないものはできない) プログラムカウンタをステートマシンに置換 基本１文１状態 ← 基本ブロック内の並列化くらい 制御構造に対応するステートマシンの入れ子 メソッド呼び出し相当のHDLコード生成 Threadによる並列処理記述 いくつかの都合の良いアノテーション 19
- 22. LEDチカチカ ゆっくり明るくして，ゆっくり暗くして 22 PERIOD時間かけてゆっくり明るくする: for i in 0..PERIOD-1 LEDを点灯する (i * 単位時間) 待つ LEDを消灯する (PERIDO-i * 単位時間) 待つ } たとえば，↓な感じです．
- 23. Javaで書くと... 23 public class Firefly extends Thread{ public boolean flag = false; private final static int PERIOD = 500; private final static int SLEEP_WEIGHT = 256; private void sleep(int v){ for(int k = 0; k < (v * SLEEP_WEIGHT); k++){ ; } } public void run(){ while(true){ for(int i = 0; i < PERIOD; i++){ flag = true; sleep(i); flag = false; sleep(PERIOD-i); } for(int i = 0; i < PERIOD; i++){ flag = true; sleep(PERIOD-i); flag = false; sleep(i); } sleep(1); sleep(1); } } }
- 24. トップでインスタンス生成/実行 24 import net.wasamon.javarock.rt.*; @javarockhdl public class test{ private final Firefly obj0 = new Firefly(); private final echo obj1 = new echo(); private final MemoriedButton obj2 = new MemoriedButton(); public boolean flag; public boolean btn_out; @auto public void main(){ obj0.start(); obj1.start(); obj2.start(); while(true){ flag = obj0.flag; btn_out = obj2.flag; } } }
- 25. デモ
- 28. BlokusDuoプレーヤ 28 SimplePlayer BlokusBoard + init + setTurnCode + setOpponentMove + getFirstMoveCode + getNextMove + init + get(x, y) + byte getSym() + isValid(x, y, c, id, rot) + move(x, y, c, id, rot) board プレーヤとしての思考ルーチン 盤面の管理/合法手の判定 GameAgent プロトコル処理/手のやりとり player IO
- 29. すごーく単純な戦略の場合 29 private int getNextMove1(){ int code = 0; while(true){ if(nextId < 0){ break; } // もうコマが残ってないからあきらめ for(int i = 0; i < COLS; i++){ // 左の for(int j = 0; j < ROWS; j++){ // 一番上から for(int k = 0; k < 8; k++){ // コマを回転させつつ if(board.isValid(COLS - i - 1, ROWS - j - 1, myColor, nextId, k) == true){ // 置ける？ // 置けるなら置いちゃう!! board.move(COLS - i - 1, ROWS - j - 1, myColor, nextId, k); // 自分の盤を更新 code = encode(COLS - i -1, ROWS - j - 1, nextId, k); // 相手に通知するため nextId = nextId - 1; // 次回は次のコマから return code; } } } } nextId = nextId - 1; // 今のコマは諦めて次のコマを試す． } return -1; }
- 30. JavaRockを使うメリット ややこしいコードはJavaの方が楽 SimplePlayer，BlokusBoardみたいなHWに 関係ないコードはSWとして実行可能 30 → SW上でアルゴリズムの素性を手軽にチェック → v.s HDLで 「いやX言語の方が」...もあるでしょうけど
- 31. デモ
- 32. 勘違いして欲しくないこと 32 JavaだけでFPGAが活用できるわけがないじゃない!! AXI Main Logic generated by JavaRock Main Logic generated by VHDL/Verilog Central Direct Memory Access Controller DDR3 PCIe Controller ロジック ロジック DMA DDR3 PCIe AXI VHDL/Verilogで書いたモジュールを埋め込み可能 JavaRockで書いたモジュールをVHDL/Verilogな モジュールにつなぐことも →私もそう思います...